高速乘法器的性能比较研究.pdf

高速乘法器的性能比较 应征吴金常昌远魏同立 、 (东南大学微电子中心，南京，210096，iw_u@seu．edu．cn) 摘要本文介绍了四种高速乘法器架构：阵列乘法器、修正布斯算法(ⅧA)乘法器、华莱士 (WT)乘法器和MBA—WT混合乘法器，并对基于以上四种架构的32位乘法器性能进 行了比较。选择乘法器，应根据实际应用，从面积、速度、功耗等角度权衡考虑。 关键词 乘法器 ModifiedBooth Wallace Algorithm。 Tree SaveAdder4：2 Carry Compressor 1引言 乘法是数字信号处理中重要的基本运算。在图像、语音、加密等数字信号处理领域，乘 法器扮演着重要的角色，并在很大程度上左右着系统性能。随着实时信号处理的提出和集成 电路工艺水平的进步，人们开始致力于高速乘法器设计。‘ 最初，阵列乘法采用移位与求和算法，部分乘积项(Partial Product，PP)数目决定了求和运 Booth 算的次数，直接影响乘法器的速度。修正布斯算法(Modified Algorithm，MBA)对乘数重 新编码，以压缩PP。华莱士树(WallaceTree，WT)结构改变求和方式，将求和级数从O(N)降为 O(109N)，提高了运算速度，但是Wr存在结构不规整，布线困难的缺点。用4：2压缩器f4：2 了MBA．WT乘法器。 以下2—5节将分别介绍阵列乘法器、MBA乘法器、WT乘法器、MBA．wT乘法器。最 后对四种乘法器的性能进行比较，并总结全文。 2阵列乘法器 阵列乘法器基于移位与求和算法。被乘数与乘数中的某一位相乘，产生一组PP，将该组 PP移位，使LSB与乘数对应位对齐；求出全部PP，并相应移位；对所有PP求和，得到乘积。 AddeO存在进位问题，运算速度慢。CSA 因此，加法阵列结构非常重要。CRA(Carry Ripple Save (CarryAdder)将本级进位传至下级，求和速度快，且速度与字长无关。阵列乘法器中， CSA把PP阵列缩减至Sum和Carry两项，再用高速加法器求和得积。阵列乘法器结构规则， 利于布局布线。 因为乘数和被乘数可正、可负，所以一般用二进制补码表示，以简化加、减运算。补码 运算需要符号扩展，符号扩展宽度与加法器结构有关。对于CRA，加数和被加数符号扩展至 本级和的最高位；对于CSA，扩展至两数最高位对齐。符号扩展增加了符号位扇出，使电容 负载不平衡，影响电路整体速度；需要冗余的加法器，扩大了版图面积。符号扩展问题可用 147 将B符号位取反：(3)在B符号位左边添1；(4)求和。 假设两个6位部分积A、B相加，需扩展一位符号位，如图1(a)所示；采用新算法后，计 算式如图1(b)所示；相应6×6乘法器电路如图1(c)所示。 ) C) C) C)C) … 学c 岸队 篙 X4 X3 ,x2 X1 x0 )fs){坷并，甲 柙誓。C))f昂 C) 勖声HA《 b。