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目 錄 Chip L 製程介紹及問題分析 Chip R.L.C Chip L 一、零件的認識…………………………………………………… 2~7 1 、外觀………………………………………………………………………………….2 2 、內部結構………………………………………………………………………… 3 3 、製程介紹………………………………………………………………………….4~7 二、問題分析………………………………..……….……………… 7~15 1 、拒焊……………………………………………….………………………………… 7~11 2 、本體OPEN…………………………………………………………………….… 12~13 3 、零件外觀不良…...……………………………………………………………. 13~14 4 、料帶槽尺寸偏小………………………..…………………………………… 14~15 一、零件認識 1. 外觀 1、包裝方式：採用膠捲帶式。 2、公司料號規格說明： 料號 編碼原則說明 0 9 - 0 1 2 1 2 0 1 0 1 0 9 - 0 1 2 1 2 0 1 0 1 AB- C D E F G H I J K 電感類 FERRITE BEAD CD：細項類別 01:FERRITE BEAD 02:INDUCTOR E ：包裝代號 0: DIP 1:1206 2:0805 3:0603 2.內部結構 截面製程圖(疊壓式) 正面製程圖(疊壓式) 基材 印刷線路 Ag層 Ni層 Sn/Pb層 說明: 備註: Chip L是印刷有線路的基材層層疊壓 而成的,且各層線路依填孔連接起來. 3. 製程介紹 原料 鍛燒 混合成粉末狀 漿料混合 刮刀成型 沖孔,填空 線路印刷 鍛燒 裁切 印刷端電極 疊壓 測試(外觀,電性),包裝 電鍍Ni,Sn/Pb 二、問題分析 1. 拒焊 處理流程 電感拒焊 用3D觀察不良圖片 錫少? SMT 是 用熱風槍驗證 看零件是否爬錫 (時間:3s) 否 SMT IQC 是 否 不良處 電感拒焊,主要是端電極不潔或端電極鍍層偏薄造成 備註: 端電極不潔部分 不良分析 影響零件銲錫性的主要是Ni層及Sn/Pb層的厚度,其管控範圍如下: Ni : 1.5~7.5uM Sn/Pb : 2.5~7.5uM 依據鍍層厚度多少來分析拒焊導致的原因看下圖分析結果可知各層厚度在 spc內,因此可排除此拒焊之不良為端電極鍍層偏薄導致,進一部分析. 將不良零件進行切片分析,量測各層的厚度 1) 作EDX分析(結果如下圖) 2) 成分分析 ,查看端電極是否受有機物污染.端電極不潔分析結果為其成分主要為Sn, Pb,另含部分C,N,O元素不含Ni.由此表明表面受到有幾物的污染. 導致此不良主要有以下原因 端電極不潔 水洗時間不足 水質太差 法 料 機 測包段色差比對度不夠 水洗槽循環不良 測包段運輸帶有 污染,未即時清潔 清洗液更換間隔 時間太長 改善對策 1.增加色差比對度; 2.電鍍清洗站增加清洗液的更換頻率及水洗時間; 3.加強鍍液的循環性及電鍍滾筒的轉速; 4.落實測包機運輸帶的清潔. 端電極鍍層偏薄部分 Chip L端電極鍍層偏薄一般會是電鍍時電壓(或電流)未嚴格管控或電鍍時間不夠, 作切片分析來量測鍍層的厚度,以判斷是否鍍層不夠導致拒焊,可在電鍍站建電壓保護 裝置,並評估最佳電鍍時間,每批做好管控. 2. 本體Open 處理流程 ICT卡下Open之不良 取下零件 量測RDC 用3D觀察 零件本體是 否被破壞 OK RDC偏大 IQC 是 否 拒焊處理 流程 原材中 是否有此 不良 有 IQC 協助QA,SMT,PD 找出不良原因 備註: 判斷方法有兩種 1.量測零件的RDC值,是否偏高很多 2.對零件進行拋光處理,觀察晶片內部 線路的狀況來做出判斷. 無 不良分析 內部拋光處理---通常會發現線路中部或兩端線路斷開 備註:產生此不良主要是晶片本體和內電極之膨脹係數不同,受熱時(Reflow錫爐) 溫升加劇,使線路微弱處的內電極與端面產生了剝離現象. 改善對策 1. 電測端將RDC值內縮,卡下內部線路偏細的零件 2.增加膜厚 3.落實對疊壓機的檢查及保養以增加疊壓製程的穩定性,防止疊變的產生 3. 晶片外觀不良 此種不良對電性沒有影響,但有信賴性隱患. 不良處 不良分析 裁切段切割刀鈍化而作業人員未依照 標準作業程序進行切割