第6章-CMOS集成电路制造工艺管理.pptVIP

6.2 CMOS版图设计 四输入与门版图与版图设计规则所对应的相关尺寸 版图设计完成后，需要进行设计规则检查(Design Rule Check，DRC)。 * 第6章 CMOS集成电路制造工艺 6.1 CMOS工艺 6.2 CMOS版图设计 6.3 SOI工艺 * * 2.3.2 SOI CMOS基本工艺 SOI结构 SOI工艺 SOI优点 * SOI CMOS结构 1. 体区和衬底隔离。体电位是浮空会引起浮体效应。需专门设计体区的引出端。 2. 衬底相对沟道区也相当于一个MOS结构，因此也把SOI MOSFET 的衬底又叫做背栅, 是五端器件 。 * SOI MOSFET的性能 厚膜器件 tsi2xdm。背栅对MOSFET性能基本没有影响，和体硅MOS器件基本相同 薄膜器件 tsixdm。在栅电压的作用下可以使顶层硅膜全部耗尽 可以通过减薄硅膜抑制短沟道效应 * 形成SOI 硅片的基本工艺 (1) 注氧隔离技术（SIMOX） 通过高能量、大剂量注氧在硅中形成埋氧化层. O+的剂量在1.8×1018cm-2左右；能量~200kev 埋氧化层把原始硅片分成2部分，上面的薄层硅用来做器件，下面是硅衬底 * 形成SOI 硅片的基本工艺 (2) 键合减薄技术（BE） 把2个生长了氧化层的硅片键合在一起，两个氧化层通过键合粘在一起成为埋氧化层 其中一个硅片腐蚀抛光减薄成为做器件的薄硅膜，另一个硅片作为支撑的衬底 * 形成SOI 硅片的基本工艺 (3) 智能剥离技术（smart cut） 解决了如何用键合技术形成薄膜SOI材料 可以形成高质量的薄硅膜SOI材料 * * 基于台面隔离的SOI CMOS基本工艺流程 * * SOI CMOS的优越性 每个器件都被氧化层包围，完全与周围的器件隔离，从根本上消除了闩锁效应； 减小了pn结电容和互连线寄生电容 不用做阱，简化工艺，减小面积 极大减小了源、漏区pn结面积，从而减小了pn结泄漏电流 有利于抑制短沟效应； 有很好的抗幅照性能； 实现三维立体集成。 * SOI技术实现三维立体集成 * SOI CMOS反相器结构 * SOI 与体硅CMOS性能比较 * 右缺图2.7—4 * 缺图2.7-5 * 4、保护环 * 5、外延衬底 6.1 CMOS工艺 6.1.1 基本工艺步骤 6.1.2 n阱CMOS工艺流程 6.1.3 硅基CMOS中的闩锁效应 6.1.4 先进的CMOS工艺 * * 深亚微米CMOS结构和工艺 * 深亚微米CMOS工艺的主要改进 浅沟槽隔离 双阱工艺 非均匀沟道掺杂 n+/p+两种硅栅 极浅的源漏延伸区 硅化物自对准栅-源-漏结构 多层铜互连 * 1、浅沟槽隔离 常规CMOS工艺中的LOCOS隔离的缺点 表面有较大的不平整度 鸟嘴使实际有源区面积减小 高温氧化热应力也会对硅片造成损伤和变形 浅沟槽隔离的优势 占用的面积小，有利于提高集成密度 不会形成鸟嘴 用CVD淀积绝缘层从而减少了高温过程 * 浅沟槽隔离（STI） 光刻胶 氮化硅 （a） （b） （c） （d） * STI抑制窄沟效应 * 2、外延双阱工艺 常规单阱CMOS工艺，阱区浓度较高，使阱内的器件有较大的衬偏系数和源、漏区pn结电容 采用外延双阱工艺的好处 由于外延层电阻率很高，可以分别根据NMOS和PMOS性能优化要求选择适当的n阱和p阱浓度 做在阱内的器件可以减少受到α粒子辐射的影响 外延衬底有助于抑制体硅CMOS中的寄生闩锁效应 * 3 沟道区的逆向掺杂和环绕掺杂结构 沟道掺杂原子数的随机涨落引起器件阈值电压参数起伏，因此希望沟道表面低掺杂；体内需要高掺杂抑制穿通电流 逆向掺杂技术利用纵向非均匀衬底掺杂，抑制短沟穿通电流 环绕掺杂技术利用横向非均匀掺杂，在源漏区形成局部高掺杂区 * 逆向掺杂 逆向掺杂杂质分布 0.25um工艺100个NMOS器件阈值电压统计结果 器件阈值分布的标准差减小 * 逆向掺杂： Delta沟道技术 PMOS沟道区As离子注入 NMOS注硼，硼的氧化增强扩散效应影响杂质分布 Delta沟道技术可以获得较陡峭的纵向低－高掺杂分布 * 横向沟道工程：HALO掺杂结构 横向高掺杂区可以抑制源漏pn结耗尽区向沟道内的扩展，减小短沟效应 Halo结构可以利用大角度注入实现 * 横向沟道工程： POCKET掺杂结构 * 4、n＋、p＋两种硅栅 在CMOS电路中希望NMOS和PMOS的性能对称，这样有利于获得最佳电路性能 使NMOS和PMOS性能对称很重要的一点是使它们的阈值电压绝对值基本相同 在同样条件下，如果NMOS和PMOS都选用n+硅栅，则PMOS的负阈值电压绝对值要比NMOS