[计算机]第一章_PLD概述.pptVIP

（3）VHDL行为仿真。这一阶段可以利用VHDL仿真器（如ModelSim）对顶层系统的行为模型进行仿真测试，检查模拟结果，继而进行修改和完善。这一过程与最终实现的硬件没有任何关系，也不考虑硬件实现中的技术细节，测试结果主要是对系统纯功能行为的考察，其中许多VHDL的语句表达主要为了方便了解系统各种条件下的功能特性，而不可能用真实的硬件来实现的。 （4）VHDL-RTL级建模。 可以通过EDA工具自动完成。 （5）前端功能仿真。在这一阶段对VHDL-RTL级模型进行仿真，称为功能仿真。 （6）综合。使用逻辑综合工具将VHDL行为级描述转化为结构化的门级电路。在ASIC设计中，门级电路可以由ASIC库中的基本单元组成。 （7）门级时序仿真。在这一级中将使用门级仿真器或仍然使用VHDL仿真器（因为结构综合后能同步生成VHDL格式的时序仿真文件）进行门级时序仿真，在计算机上了解更接近硬件目标器件工作的功能时序。对于ASIC设计，被称为布局后仿真。在这步，将带有从布局布线得到的精确时序信息映射到门级电路重新进行仿真，以检查电路时序，并对电路功能进行最后检查。这些仿真的成功完成称为ASIC sign off。接下去的工作就可以将设计提供给硅铸造生产工序了。 （8）硬件测试。这是对最后完成的硬件系统（如ASIC或FPGA）进行检查和测试。 与其他的硬件描述语言相比，VHDL具有较强的行