[工学]数电第4章.ppt

第四章 组合逻辑电路 §4-1 概述 §4-3 若干常用的组合逻辑电路 4-3-1 编码器 4-3-2 译码器 例题：用3-8线译码器74LS138和少量门电路设计一个三人多数表决机。当有两人或两人以上表示同意，则表示方案通过，否则为不通过。 要求：1、列出真值表（输入用A、B、C表示）。 2、写出输出逻辑函数式（输出用Y表示）。 3、画出逻辑电路图。 4-3-3 数据选择器 2、超前进位加法器 §4-4 组合逻辑电路的竞争冒险现象 例题1：试用4选1数据选择器（逻辑框图如图3所示）设计一个三变量判奇电路。当三变量A、B、C中有奇数个1时，输出Z=1，否则为0。 要求：将A、B作为地址变量，且A的权位高。 1、列真值表；2、写输出函数式；3、找出替代关系；4、画出连线图。 例题2：用8选1数据选择器设计一个函数发生器，它的功能表如表1所示。 1、由功能表写出电路的输出函数式； 2、用数据选择器74LS151（图7）实现该函数发生器，画出电路图。 （要求将数据选择器的地址码 A2A1A0对应函数变量S1S0A）； 1、输出函数式 ； 2、根据要求画逻辑电路图 用数据选择器来实现逻辑函数时，应注意以下几点： 1．当逻辑函数的变量个数与数据选择器选择输入端个数相等时，可直接用数据选择器来实现所要实现的逻辑函数。 2．当逻辑函数的变量个数多于数据选择器选择输入端数目时，应分离出多余变量，将余下的变量分别有序地加到数据选择器的数据输入端。 3．一个数据选择器只能用来实现一个多输入变量的单输出逻辑函数。 1 1 0 1 1 0 0 1 + 举例：A=1101, B=1001, 计算A+B 0 1 1 0 1 0 0 1 1 二进制加法运算 4-3-4 加法器 加法运算的基本规则： （1）逢二进一。 （2）最低位是两个数最低位的相加，不需考虑进位。 （3）其余各位都是三个数相加，包括加数、被加数和低位来的进位。 （4）任何位相加都产生两个结果：本位和、向高位的进位。 一、1位加法器 1、1位半加器 真值表 输出逻辑表达式 逻辑图 S=AB+AB=A⊕B CO=AB 0 0 0 1 1 0 1 1 0 0 1 0 1 0 0 1 A B S CO ∑ A B S CO 逻辑符号 =1 A B S CO 只能将两个1位二进制数相加， 不能将低位的进位信号纳入计算的加法器称为1位半加器。 输 入 输 出 2、1位全加器 能将低位的进位信号纳入计算的加法器称为全加器 二、多位加法器 两个多位数相加时每一位都可能出现进位信号，因此，必须使用全加器。 1、串行进位加法器 输入 输出 A B CI CO S CO ∑ CI A B S 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 1位全加器真值表 1位全加器输出表达式： 逻辑图（略） 逻辑符号： 0 0 1 0 1 0 0 1 1 0 0 1 0 1 1 1 所谓串行，即最末级的进位输出加到倒数第二级的进位输入端，以此类推，下一级的进位输出端依次接到上一级的进位输入端，每一位的相加结果都必须等到低一位的进位产生之后才能建立起来。因此这种结构的电路称为串行进位加法器。 4位串行进位加法器： 1 0 0 1 1 1 0 1 1 1 1 例如做14+7的运算： =（10101）2 = 16+4+1 =（21）10 0 1 1 1 0 (1110)2+(0111)2 0 CO ∑ CI A B S CO ∑ CI A B S CO ∑ CI A B S CO ∑ CI A B S 串行进位运算速度慢，用超前进位法可提高运算速度。 不片接时,芯片74LS283的CI 端应接低电平. 常用4位超前进位加法器有74LS283等。 74LS283 B3B2B1B0 A3A2A1A0 S3 S2 S1 S0 CI CO 问题：用两片74LS283 组成8位二进制数加法时CI 端应 该如何处理？ 三、加法器的应用 加法器常用来进行代码转换 用一片74LS283把8421BCD码转换成余3码。 解：余3码 = 8421BCD + 0011 余 3 码 8421BCD码 所以：如图连接即可。 74LS83 B3B2B1B0 A3A2A1A0 S3 S2 S1 S0 C I CO 0 0 1 1 修正值 例1