[物理]数字电路 第5章 时序逻辑电路修改.ppt

5.1 概 述 1 时序逻辑电路的基本结构 2 时序逻辑电路的分类 从输出信号的特点分： 1. 逻辑方程式： 2、状态转换表 4.时序图 5.2.1 时序逻辑电路的分析步骤 同步时序电路的分析步骤： 1. 确定电路的组成： 确定电路的输入、输出信号、触发器的类型等。 2. 由逻辑图求电路的时钟方程、驱动方程和输出方程； 3. 将驱动方程代入触发器的特性方程，求出电路的状态方程； 4. 进行计算：由现态、输入 次态、输出； 5. 列出状态转换表，画出状态转换图和时序图。 6. 确定电路的逻辑功能。 注意： （1）初态的选取； （2）输出是现态的函数； （3）注意触发沿。 5.2.2 同步时序逻辑电路的分析举例 4.列出其状态转换表，画出状态转换图和波形图。 状态图 5. 确定逻辑功能 分析下图所示同步时序逻辑电路，试画出在CP时钟脉冲信号作用下，电路L1~L4的波形图，并确定电路逻辑功能。（设各触发器初态均为0） 3. 求出电路状态方程 4. 求输出方程 5. 列出其状态转换表，画出状态转换图和波形图 画出状态图 6.电路自启动能力的确定 *5.2.3 异步时序逻辑电路的分析举例 分析举例: 例3：试按下图所示的时序关系设计一个同步时序电路 写出电路的状态方程、驱动方程和输出方程 （4）检查自启动能力 （4）完整的状态图 修改后的逻辑图 5.3.2 异步时序电路的设计 基本设计步骤与同步时序电路相同。 选取时钟信号的方法：通过时序图确定。 选取时钟信号的原则： 在触发器状态需要变化时应该有时钟脉冲； 在触发器状态不需要变化时时钟脉冲的个数越少越好。 5.4 若干常用时序逻辑电路及应用 5.4.1 寄存器和移位寄存器 5.4.2 计数器 *5.4.3 顺序脉冲发生器和序列信号发生器 三、集成寄存器举例：74LS175 四、锁存器 控制方式：电平控制； 举例：74116 1. 移位寄存器的逻辑功能： 既能寄存数码，又能在时钟脉冲的作用下使数码向高位或向低位移动. 基本环形计数器的状态图 （3）电路 3. 可逆计数器  74LS290为异步二－五－十进制加法计数器。其标准逻辑符号及内部逻辑图分别如下图所示。它由四个下降沿触发的JK触发器和两个与非门组成。由图可见，它是两个独立的计数器。 二进制同步计数器的特点 三、集成同步计数器 集成计数器74161 集成计数器74161 (2)时序图 （3）8421BCD码同步加法计数器74160 双时钟4位二进制同步可逆计数器 74LS193 双时钟4位二进制同步可逆计数器 74LS193 （3） 单时钟4位二进制同步可逆计数器 74LS191 时序图 1．组成分频器 模N计数器进位输出端输出脉冲的频率是输入脉冲频率的1/N，因此可用模N计数器组成N分频器 数字电子钟的组成 2．组成序列信号发生器 序列信号——在时钟脉冲作用下产生的一串周期性的二进制信号。 例3 试用计数器74161和数据选择器设计一列发生器。 解：由于序列长度P=8，故将74161构成模8计数器，并选用数据选择器74151产生所需序列。 构成序列信号发生器的常用方法： （1）计数器+输出序列逻辑； （2）计数器+数据选择器； 3．组成脉冲分配器 (顺序脉冲发生器) 构成顺序脉冲发生器的常用方法： （1）环形计数器； （2）扭环形计数器+译码器； （3）同步计数器+译码器； （4）异步计数器+译码器； 减计数 × × × × 1 1 0 加计数 × × × × 1 1 0 D C B A D C B A × × 0 0 0 0 0 0 × × × × × × × 1 QD QC QB QA D C B A CP- CP+ LD CR 输 出 预置数据输入 时钟 预置 清零 异步清零： 异步预置数： 同步加计数： 同步减计数： CR =1 CR =0, LD=0 CR =0, LD=1,CP+=1 CR =0, LD=1,CP-=1 (2) 74LS193时序图 74191的功能表 OCR是串行时钟输出端。当C/B=1的情况下，在下一个CPI上升沿到达前CPO端有一个负脉冲输出 背景： 常见的集成计数器芯片主要有十进制、二进制等。任意进制计数器可用已有的计数器芯片通过外电路的不同连接方式实现，即用组合电路产生复位、置位信号得到任意进制计数器。