EDA实验报告：实验二.doc

南昌大学实验报告 学生姓名： 甘程奇 学 号： 6100209094专业班级： 通信092班 实验类型：□ 验证 □ 综合 □ 设计 □ 创新 实验日期：2011年10月 实验成绩: 实验二 模可变计数器设计（模16/模114） 一、设计思路及程序： 设置一位控制位M，要当M=0时模16计数；当M=1时模114计数。计数结果用三位数码管显示，因为数码管是BCD码显示，通过位选将输出的十位和个位分开，这样就可以不经特殊处理而直接在数码管上获得结果。 由于是动态显示，并且实验台只有一个时钟源，则还需对时钟进行分频处理，至于M，则通过开关来决定其是0还是1。其VHDL描述如下： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY count IS PORT(CLK,M,EN,RST:IN STD_LOGIC; sel0,sel1,sel2:buffer STD_LOGIC; SG:OUT STD_LOGIC_VECTOR(7 DOWNTO 0); --段选信号 CLK1:buffer STD_LOGIC; GW,SW,BW: buffer STD_LOGIC_VECTOR(3 DOWNTO 0);--计数器的个，十，百位 COUT:OUT STD_LOGIC; SEL:OUT STD_LOGIC_VECTOR(7 DOWNTO 0) --位选信号 ); END count; ARCHITECTURE behav OF count IS SIGNAL CNT : STD_LOGIC_VECTOR(7 DOWNTO 0); SIGNAL J : STD_LOGIC_VECTOR(11 DOWNTO 0); SIGNAL CNT8: STD_LOGIC_VECTOR(2 DOWNTO 0); SIGNAL A : STD_LOGIC_VECTOR(3 DOWNTO 0); SIGNAL MODEL : STD_LOGIC_VECTOR(11 DOWNTO 0); --模长信号 BEGIN P1:PROCESS(CLK) --进程P1分出的频率用来数码管的位选扫描 BEGIN IF CLKEVENT AND CLK = 1 THEN CNT=CNT+1; IF CNT=130 THEN CLK1=1; ELSE CLK1=0; END IF; END IF; END PROCESS; P2:PROCESS(EN,RST,M,CLK1) BEGIN CASE M IS WHEN 0=MODEL=000000010101;--模16计数 WHEN 1=MODEL=000100010011;--模114计数 END CASE; GW=J(3 downto 0); SW=J(7 downto 4); BW=J(11 downto 8); IF RST=1 THEN J=(others=0); ELSIF CLK1EVENT AND CLK1=1 THEN IF EN=1 THEN IF JMODEL THEN IF GW=9 THEN --个位为9时加7调整 J=J+7; IF SW=9 THEN --十位为9时加103调整 J=J+103; END IF; ELSE J=J+1; END IF; ELSE J=(others=0); END IF; END IF; END IF; END PROCESS; P3:PROCESS( CLK)