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浙江工业大学信息工程学院 朱广信 保留一切版权 第四章 VHDL设计初步 主要内容 多路选择器的VHDL描述（组合逻辑） 寄存器描述及其VHDL语言现象（时序逻辑） 全加器的VHDL设计 计数器的VHDL设计 不同工作方式的计数器设计 一. 多路选择器的VHDL描述 2选1多路选择器的VHDL描述 例4－1 ENTITY mux21a IS PORT(a, b: IN BIT; s: IN BIT; 实体 y: OUT BIT); END ENTITY mux21a; ARCHITECTURE arch_mux21a OF mux21a IS BEGIN y = a WHEN s = ‘0’ ELSE 结构体 b; END ARCHITECTURE arch_mux21a; （注：绿色为VHDL’93的语法要求） 电路VHDL描述的两部分构成 实体 描述电路器件的外部情况及各信号端口的基本性质。以关键词ENTITY引导，END ENTITY mux21a结尾。图4-1是实体的图形表达。 结构体 描述器件内部的逻辑功能或电路结构。以关键词ARCHITECTURE引导， END ARCHITECTURE arch_mux21a结尾。图4-2是结构体的原理图表达。 描述逻辑功能或电路结构的语句分为顺序语句和并行语句： 顺序语句：按语句前后排列顺序执行； 并行语句：各语句同时执行，与前后排列顺序无关。如上面的WHEN-ELSE语句。 2选1多路选择器的其它描述 用布尔表达式 ARCHITECTURE arch_mux21a OF mux21a IS BEGIN y = (a AND (NOT s)) OR (b AND s); END ARCHITECTURE arch_mux21a; 用IF-THEN-ELSE ARCHITECTURE arch_mux21a OF mux21a IS BEGIN PROCESS (a, b, s) BEGIN IF (s = ‘0’) THEN y = a; ELSE y = b; END IF; END PROCESS; END ARCHITECTURE arch_mux21a; VHDL相关语句说明 实体表达 实体和结构体构成一个完整的VHDL表述，称为设计实体。实体描述器件的端口构成和信号属性，其最简表达式如下： ENTITY entity_name IS PORT(port_name1: PORT_MODE PORT_TYPE ; port_name2: PORT_MODE PORT_TYPE ; … … port_nameN: PORT_MODE PORT_TYPE); END ENTITY entity_name; 端口模式 PORT_MODE：用于定义端口上数据的流动方向。 IN：单向，输入； OUT：单向，输出； INOUT：双向，输入输出； BUFFER：双向，只允许内部回读输出的信号。 数据类型 VHDL必须对其存储或传输的数据（信号、变量、常数）的类型作明确界定。 VHDL中预先定义了许多数据类型，放在不同的库和程序包中。如位数据类型BIT、整数数据类型INTEGER、布尔数据类型BOOLEAN、标准逻辑位数据类型STD_LOGIC等等。 BIT数据类型定义在VHDL标准库STD中的标准程序包STANDARD中。其取值范围为逻辑‘0’和‘1’。 结构体表达 结构体的一般表达如下： ARCHITECTURE arch_name OF entity_name IS （说明语句） BEGIN （功能描述语句） END ARCHITECTURE arch_name; （说明语句）包括结构体中需要说明和定义的数据对象、数据类型、元件调用声明等等。（说明语句）是非必须的。 （功能描述语句）中必须给出相应的电路功能描述语句，可以是并行语句或顺序语句，也可以是它们的混合。 信号传输（赋值）符号和数据比较符号 表达式y = a表示输入端口a的数据向输出端口y传输，也即信号a向信号y赋值。 VHDL仿真中赋值操作不是立即发生，而是要经历一个模拟器的最小分辨时间δ后才发生。不防将其看成是实际电路的固有延时量。 WH