[高等教育]第02章8086微处理器.ppt

微型计算机的系统结构框图 2.1 8086微处理器结构 2.1.1 8086功能结构 2.1.2 8086寄存器结构 作业 P43-2、3 2.2 8086的系统组成 2.2.1 8086的两种工作模式 2.2.2 8086最小模式下的引脚信号及功能 2.2.3 8086最小模式下的典型系统组成 2.2.4 8086最大模式下引脚信号及功能 2.2.5 8086最大模式下的典型系统组成 作业 P43-4、5、6、7、8 8086存储器的分段结构 8086 CPU中有四个段寄存器：CS，DS，SS和ES，这四个段寄存器存放了CPU当前可以寻址的四个段的基值，也即可以从这四个段寄存器规定的逻辑段中存取指令代码和数据。一旦这四个段寄存器的内容被设定，就规定了CPU当前可寻址的段，如图1所示。 8086存储器的逻辑地址与物理地址 8086 CPU中的每个存储元在存储体中的位置都可以使用实际地址和逻辑地址来表示。 CPU访问存储器时，要形成20位的物理地址，即先找到某段，再找到该段内的偏移量。换句话说，CPU是以物理地址访问存储器的，如图2-8所示。 作业 P44-9、10、11、12 2.4 8086的总线时序 一个基本的总线周期一般包含如下几个状态： T1状态： T2状态： T3状态： Tw状态： T4状态： 2.4.1 读周期时序 2.4.2 写周期的时序 作业 P44-13、14 2. 地址/状态信号线A19/S6～A16/S3(输出、三态) 在总线周期的第一个时钟周期(T1)用于输出地址信号的最高4bit并锁存。 其它时钟周期中用来输出状态信号S6～S3，其中： S6——低电平，表示8086当前与总线相连。 S5——表示标志寄存器中“中断允许位”的状态(IF)。 S4， S3的组合指出了分段情况。如下表所示。 S4和S3的组合提供的分段信息表 S4 S3 意 义 0 0 1 1 0 1 0 1 当前正在使用ES附加段 当前正在使用SS堆栈段 当前正在使用CS或者未使用任何段寄存器 当前正在使用DS数据段 ? 当CPU处于“保持响应”状态时，A19/S6～A16/S3置为高阻状态。 ? 若执行I/O指令，则由于8086只访问64K个端口，在T1周期这4个引脚为低电平。 3. BHE/S7高8bit数据总线允许/状态线(输出, 三态) ? 在T1状态，8086在BHE/S7引脚输出BHE信号，表示高8bit数据总线D15～D8上的数据有效，与地址线A0一起产生存储器的选择逻辑信号。 ? 在其它时钟周期，输出为状态信号S7。但8086芯片， S7未定义。 下面介绍引脚中的控制信号。 4. MN/MX最小/最大模式控制信息 低电平— 8086处于最大模式。 高电平— 8086处于最小模式。 5. RD读信号 (输出，三态) 低电平有效。表示将对内存或I/O端口读操作。 6. M/IO，存储器/输入输出控制信息 (输出，三态) 区分CPU进行的是存储器还是I/O访问，见下表。 RD M/IO 操 作 1 0 0 0 读存储器数据 读I / O端口数据 RD与 M/IO的组合及对应的操作表 7. WR写信号 (输出，三态) 1 0 0 0 CPU对存储器进行写操作 CPU对I/O端口进行写操作 WR与 M/IO 的组合及对应的操作表 操 作 WR M/IO 低电平有效。WR与M/IO的组合对应的操作如下表所示。 8. ALE地址锁存允许信号 (输出) 高电平有效，此信号在T1状态有效，为地址码锁存的选通信号，送地址锁存器。 9. READY准备就绪信号 (输入) 高电平有效，是从所寻址的存储器或I/O电路来的响应信号，用于解决CPU与慢速存储器或I/O电路的同步问题。CPU在T3周期开始采样READY线，若为低电平，则T3之后插入TW等待周期直到READY为高电平，进入T4完成数据传送。 10. INTR可屏蔽中断请求信号 (输入) 高电平有效，8086在每一个指令周期的最后一个T状态采样这条线，若为有效，且IF=1，则8086在执行完当前指令即响应中断。 11. INTA中断响应信号 (输出，三态) 低电平有效，CPU响应外部可屏蔽中断请求以后，便发出中断响应信号，作为对中断请求的回答。此信号在每一个中断响应周期的T2、T3和TW周期均有效，为中断矢量的读选通信号。 12. NMI非屏蔽中断请求信号 (输入) 边沿触发，该线上的中断请求信号不能用软件屏蔽，电平由低到高，便在当前指令结束后引起中断。 13. RESET系统复位信号