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第三部分 数字实验部分（CPLD/FPGA） 实验一 组合逻辑3-8译码器的设计 说明：本书将以实验一为例详细介绍altera公司max+plusII 10.0版本软件的基本应用，其它实验将不再赘述。读者在通过本实验后将对max+plusII软件及CPLD/FPGA的设计与应用有一个比较完整的概念和思路。此书因篇幅有限，仅仅介绍了max+plusII软件的最基本、最常用的一些基本功能，相信读者在熟练使用本软件以后，你定会发现该软件还有好多非常方便、快捷、灵活的设计技巧与开发功能。由于编者能力有限，不详之处再所难免，我们希望得到你的指正与包含。 一、实验目的： 1、通过一个简单的3－8译码器的设计，让学生掌握组合逻辑电路的设计方法。 2、掌握组合逻辑电路的静态测试方法。 3、初步了解可编程器件设计的全过程。 二、 实验步骤： MaxplusII软件的基本操作与应用 （一）设计输入： 1．软件的启动：进入Altera软件包，打开MAX+plus II 10.0软件,如图1-1所示。 图1-1 进入MAX+plus II 10. 0界面 2．启动File \ New菜单，弹出设计输入选择窗口，如下图1-2所示。或点击下图1-3主菜单中的空白图标，进入新建文件状态。 图1-2 新建文件对话框 图1-3 工具栏 3、选择Graphic Editor File，单击ok按钮，打开原理图编辑器，进入原理图设计输入 电路编辑状态，如下图1-4所示： 图1-4 新建图形文件 4、设计的输入 1）放置一个器件在原理图上 a．在原理图的空白处双击鼠标左键，出现窗口，如图1－6，也可单击鼠标右键，出现窗口如图1－5，选择“Enter symbol..”,出现窗口，如图1－6，进入器件选择输入窗口。 图1－5 放置元件 图1－6 选择器件窗口 在“symbol name”提示处（光标处）输入元件名称或用鼠标双击库文件（在提示窗”Symbol Libraries”里的各个文件），在提示窗“Symbol Files”中双击元件或选中元件按下OK即可将该器件放置到原理图中。 如果安放相同元件，只要按住Ctrl键，同时用鼠标拖动该元件复制即可。 一个完整的电路包括：输入端口INPUT、电路元器件集合、输出端口OUTPUT。 下图1－7为3-8译码器元件安放结果。 图1－7 3－8译码器的元件布局 2）添加连线到器件的管脚上： 把鼠标移到元件引脚附近，则鼠标光标自动由箭头变为十字，按住鼠标右键拖动，即可画出连线。3-8译码器原理图如图1－8所示。 图1－8 3－8译码器原理图 3）标记输入/输出端口属性 分别双击输入端口的“PIN-NAME”，当变成黑色时，即可输入标记符并回车确认；输出端口标记方法类似。本译码器的三输入断分别标记为：A、B、C；其八输出端分别为：D0、D1、D2、D3、D4、D5、D6、d7。如下图1－9所示。 图1－9 管角命名 4）保存原理图 单击保存按钮图标，对于新建文件，出现类似文件管理器的图框，请选择保存路径、文件名称保存原理图，原理图的扩展名为.gdf，本实验中取名为test1.gdf。 5）点击File\Project\set project to current file设置此项目为当前文件,如下图1－10所示。注意，此操作在你打开几个原有项目文件时尤为重要，否则容易出错。 图1－10 设计当前工程图 此时在软件窗口的顶层有路径指示，见下图1－11 图1－11 当前路径指示 至此，你已完成了一个电路的原理图设计输入的整个过程。 电路的编译与适配 选择芯片型号 选择当前项目文件欲设计实现的实际芯片进行编译适配，点击Assign\Device菜单选择芯片，如下图1－12对话窗所示。如果此时不选择适配芯片的话，该软件将自动把所有适合本电路的芯片一一进行编译适配，这将耗费你许多时间。该例程中我们选用CPLD芯片来实现，如用7000S系列的EPM7128SLC84-6芯片；同样也可以用FPGA芯片来实现，你只需在下面的对话窗口中指出具体的芯片型号即可。 图1－12 CPLD器件选择窗口 注意：EPM7128SLC84-15和EPF10K1084-4不是快速芯片，要将提示窗“Show Only Faster Speed Grades”前面的“√”去掉。 2、编译适配 启动MAX+plus II \ Compiler菜单，或点击主菜单下的快捷键，打开编译窗口。按Start开始编译，并显示编译结果，生成下载文件。如果编译时选择的芯片是CPLD，则生成 * ?pof文件；如果是FPGA芯片的话，则生成* ?sof文件，以备硬件下载编程时调用。同时生成 * ?rpt报告文件，可详细查看编译结