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简单卷积器的设计专 业：电子信息工程班 级：电子092学 号：姓 名：2012年 12月16 日引言卷积码是1955年由Elias等人提出的，是一种非常有前途的编码方法。我们在一些资料上可以找到关于分组码的一些介绍，分组码的实现是将编码信息分组单独进行编码，因此无论是在编码还是译码的过程中不同码组之间的码元无关。卷积码和分组码的根本区别在于，它不是把信息序列分组后再进行单独编码，而是由连续输入的信息序列得到连续输出的已编码序列。即进行分组编码时，其本组中的n-k个校验元仅与本组的k个信息元有关，而与其它各组信息无关；但在卷积码中，其编码器将k个信息码元编为n个码元时，这n个码元不仅与当前段的k个信息有关，而且与前面的（m－1）段信息有关（m为编码的约束长度）。同样，在卷积码译码过程中，不仅从此时刻收到的码组中提取译码信息，而且还要利用以前或以后各时刻收到的码组中提取有关信息。而且卷积码的纠错能力随约束长度的增加而增强，差错率则随着约束长度增加而呈指数下降 。卷积码(n,k,m) 主要用来纠正随机错误，它的码元与前后码元有一定的约束关系，编码复杂度可用编码约束长度m*n来表示。一般地，最小距离d表明了卷积码在连续m段以内的距离特性，该码可以在m个连续码流内纠正(d-1)/2个错误。卷积码的纠错能力不仅与约束长度有关，还与采用的译码方式有关。总之，由于n，k较小，且利用了各组之间的相关性，在同样的码率和设备的复杂性条件下，无论理论上还是实践上都证明：卷积码的性能至少不比分组码差。二、设计目的学习和掌握高速计算逻辑状态机的控制基本方法；了解计算逻辑与存储器和AD模块的接口设计技术基础；进一步掌握数据总线在模块设计中的应用和控制；熟悉用工程概念来编写较完整的测试模块，做到接近真实的完整测试。三、设计原理卷积器是数字信号处理系统中常用的部件。它对模拟输入信号实时采样，得到数字信号序列。然后对数字信号进行卷积运算，再将卷积结果存入RAM中。对模拟信号的采样由A/D转换器来完成，而卷积过程由卷积器来实现。为了设计卷积器，首先要设计RAM和A/D转换器的Verilog HDL模型。在电子工业发达的国家，可以通过商业渠道得到非常准确的外围器件的虚拟模型。如果没有外围器件的虚拟模型，就需要仔细地阅读和分析RAM和A/D转换器的器件说明书，来自行编写。因为RAM和A/D转换器不是我们设计的硬件对象，所以需要的只是它们的行为模型，精确的行为模型需要认真细致地编写，并不比可综合模块容易编写。它们与实际器件的吻合程度直接影响设计的成功。在这里我们把重点放在卷积器的设计上，直接给出RAM 和A/D转换器的Verilog HDL模型和它们的器件参数(见附录)，可以对照器件手册，认真阅读RAM 和A/D转换器的Verilog HDL模型。对RAM 和A/D转换器的Verilog HDL模型的详细了解对卷积器的设计是十分必要的。到目前为止，我们对设计模块要完成的功能比较明确了。总结如下：首先它要控制AD变换器进行AD变换，从AD变换器得到变换后的数字序列，然后对数字序列进行卷积，最后将结果存入RAM。 四、设计实现卷积码编码器通常记作(n,k,N)，对应于每段k个比特的输入序列，输出n个比特；这n个输出比特不仅与当前的k个输入比特有关，而且还与以前的(N-1)k个输入比特有关。(n,k,N)卷积码编码器包括：一个由N段组成的输入移位寄存器，每段有k级，共Nk位；一组n个模2加法器；一个由n级组成的输出移位寄存器。整个编码过程可以看成是输入序列与由移位寄存器和模2加法器连接方式所决定的另一个序列的卷积。 卷积码的解码方法主要有两种：代数译码和概率译码。代数译码是根据卷积码的本身编码结构进行译码，译码时不考虑信道的统计特性。概率译码在计算时要考虑信道的统计特性。大数逻辑解码器是代数解码最主要的解码方法，它既可用于纠正随机错误，又可用于纠正突发错误。 选择8位输入总线，输出到RAM的数据总线也选择8位，卷积值为16位，分高、低字节分别写到俩个RAM中，地址总线为11位。为了理解卷积器设计中的状态机，必须对A/D转换器和RAM的行为模块有深入的理解。卷积码的编码器是由一个有k个输入端、n个输出端、m节移位寄存器所构成的有限状态的有记忆系统，通常称它为时序网络。描述这类时序网络的方法很多，大致可分为两大类型：解析表示法与图形表示法。解析法又可分为离散卷积法、生成矩阵法、码多项式法等；描述卷积码编译码的过程，可以用不同的描述方法，如矩阵法、码树法、状态图法和篱状图法等。采用何种方法描述卷积码的编码器，与其译码方法有很大关系。编码器为串入串出结构，这里一共定义四个端口信号，它们分别data_in : IN STD_LOGIC; --信息数据输