山东农业大学《集成电路设计基础》19时序逻辑1.pptVIP

Latch 与Register 时序（Timing）参数的一般定义 （1）建立（set-up) 时间: tsu （2）维持（hold）时间: thold （3）时钟至输出（ clk-q）时间（max）: tclk-q （4）时钟周期：T （5）数据至输出（ d-q）时间（max）: td-q Latch 时序参数 触发器 时序参数 Latch 时序参数 Latch 多路开关型锁存器 传输门构成的正锁存器 仅使用NMOS传输管实现的LATCH 主从结构触发器 多路开关构成的正沿触发寄存器 建立保持时间和延迟 建立时间的spice模拟 延时（Clk-q Delay） 多路开关构成的正沿触发寄存器 减少了时钟负载的静态主从寄存器 非理想时钟 两相不交叠时钟 动态Latch 和Register (1) 比静态Latch和Register 简单 (2) 基于在寄生电容上存储电荷，由于漏电需要周期刷新（或经常更新数据） (3) 不破坏的读信息：因此需要输入高阻抗的器件 动态latch 和寄存器的问题： （1）高阻抗的内部动态节点易受噪声源的干扰 （2）漏电影响了低功耗（例如停止时钟以节省功耗）技术 （3）内部动态节点的电压并不跟踪电源电压的变化，从而降低噪声容限 解决办法：增加一个弱反馈反相器，构成伪静态 会增加抗噪声能力，但会增加延时 除高性能数据通路外，一般均应使寄存器成为伪静态或静态