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* 多体交叉存储器：使用n个容量相同的存储器，它们具有自己的地址寄存器、数据线、时序，可以独立编址地同时工作。 编址：按序号交叉地分配给各个存储体。连续地址分布在相邻的不同模块内，而同一个模块内的地址都是不连续的 每个存储体都有自己的读写控制电路、地址寄存器和数据寄存器，各自以等同的方式与CPU传送信息。 * 多体交叉存取方式的并行主存系统 * CPU同时访问四个模块，由存储器控制部件控制它们分时使用数据总线进行信息传递。对每一个存储模块来说，从CPU给出访存命令直到读出信息仍然使用了一个存取周期时间，而对CPU来说，它可以在一个存取周期内连续访问四个模块，各模块的读写过程并行进行。 多体交叉存取方式适合支持流水线的处理方式，而流水处理方式已是CPU中一种典型技术，因此，多体交叉存储结构是高速大型计算机的典型主存结构。 * 例：16k×1位芯片，存储矩阵为128×128，每个存储单元电路都刷新一次需128个周期，因此在2ms内，留出128个周期专用于刷新。 设存储器周期为500ns，则在2ms内有64μs专用于刷新，其余1936μs为读写时间。 * 分散式刷新：加大CPU的总线周期，使其中包含一个刷新周期。 即把系统周期分为两段，前段用来读/写操作，后段用于刷新操作，每次刷新一行。 优点：没有“死区”，每一系统周期都可进行读/写操作。 缺点：没有充分利用所允许的最大刷新间隔(2ms)，且刷新过于频繁，降低了系统的速度。 * 以128×128阵列、存取周期为500ns的存储器为例。采用分散式刷新时，系统总线周期为存取周期的两倍，即1μs。这样每隔128μs就将存储器全部刷新一遍。 * 异步式刷新:每隔一段时间刷新一行。 以128×128阵列、存取周期为500ns为例，因为2ms内所有128行都刷新一遍，所以只要每隔2ms/128＝15.6μs的时间刷新一行即可。取周期的整数，则15.5μs刷新一次，一次刷新一行。在15.5μs中前15μs即30个存取周期用于读/写操作，后0.5μs用于刷新。 * 4. DRAM芯片的存取模式 P152-153 标准模式 页模式 静态列模式 半字节模式 * 存贮器的层次结构 层次结构的形成 大容量主存赶不上CPU的运算速度； 主存容量赶不上程序和数据存贮的要求，大量不能存贮下的程序和数据存放在辅存之中； 多道程序技术的发展，对存贮器的容量和速度提出更高的要求； 存贮层次结构：由多种速度、性能、价格不同，存贮技术不同的存贮器，按层次结构组成几级（层）的存贮器，并且各级（层）存贮间通过管理软件和硬件有机地结合成统一的整体，称为存贮器体系（层次结构）。 作用：为用户提供足够的存贮空间；信息可以自由调度；在单价格大致不变的情况下，解决与CPU速度不匹配问题，性能价格比较好。 * 4.3 高速缓冲存储器(Cache) Cache是介于CPU和主存之间的小容量存储器，但存取速度比主存快 Cache能高速地向CPU提供指令和数据，加快程序的执行速度 从功能上看，它是主存的缓冲存储器，由高速的SRAM组成 为追求高速，全部功能由硬件实现，因而对程序员是透明的 Cache的特点 存取速度快，可达到主存的5至10倍左右，以求与CPU匹配； 容量小，因价格贵，所以容量较小，一般为几百KB， 存贮控制和管理由专门的硬件实现。 * Cache存储器工作原理 * Cache的基本原理 CPU与Cache之间的数据交换是以字为单位，而Cache与主存之间的数据交换是以块为单位 一个块由若干字组成，是定长的 当CPU读取主存中一个字时，便发出此字的内存地址到Cache和主存。此时Cache控制逻辑依据地址判断此字当前是否在 Cache中： 若是，此字立即传送给CPU； 若非，则用主存读周期把此字从主存读出送到CPU，与此同时，把含有这个字的整个数据块从主存读出送到Cache中 * 分配给Cache的地址存放在一个相联存储器CAM中，它是按内容寻址的存储器 LRU（近期最少使用）替换 一行数据送入Cache，替换原来的Cache中近期最少使用的一行数据 算法由硬件实现 * Cache的命中率 从CPU来看，增加一个Cache的目的，就是在性能上使主存的平均读出时间尽可能接近cache的读出时间 为了达到这个目的，在所有的存储器访问中由Cache满足CPU需要的部分应占很高的比例，即Cache的命中率应接近于1 由于程序访问的局部性，实现这个目标是可能的 * 命中率h：在一个程序执行期间，设Nc表示cache完成存取的总次数，Nm表示主存完成存取的总次数，则： Cache/主存系统的平均访问时间：若tc表示命中时的cache访问时间，tm表示未命中时的主存访问时间，1-h表示未命中率，则cache/主存系