2016EDAVerilog03高级语法教程.ppt

* * * * * * * * 这与c语言不同 * * * * * * * * * * * * * * * * * * * * * * * * * * * * 3.7.4 测试代码 例: module inline_tb; reg [7:0] data_bus; initial fork data_bus= 8’b00; #10 data_bus = 8’h45; #20 repeat (10) #10 data_bus = data_bus +1; #25 repeat (5) # 20 data_bus = data_bus 1; #140 data_bua = 8’h0f; join endmodule * 3.7.4测试代码 上面模块的仿真输出如下： 时间 data_bus 0 8’b0000_0000 10 8’b0100_0101 30 8’b0100_0110 40 8’b0100_0111 45 8’b1000_1110 50 8’b1000_1111 60 8’b1001_0000 65 8’b0010_0000 70 8’b0010_0001 时间 data_bus 80 8’b0010_0010 85 8’b0100_0100 90 8’b0100_0101 100 8’b0100_0110 105 8’b1000_1100 110 8’b1000_1101 120 8’b1000_1110 125 8’b0001_1100 140 8’b0000_1111 * 3.7.4 测试代码 建立时钟 采用always过程块可以很容易实现时钟信号。下面是一个产生测试模块的时种信号的例子： always begin #10 clk=~clk; end 该例用来产生一个周期为20个时间单位的时钟信号。 * 3.7.4测试代码 用always过程块产生两个时钟信号 module test2; reg clk1,clk2; parameter CYCLE=100; always begin {clk1,clk2}=2’b10; #(CYCLE/4) {clk1,clk2}=2’b01; #(CYCLE/4) {clk1,clk2}=2’b11; #(CYCLE/4) {clk1,clk2}=2’b00; #(CYCLE/4) {clk1,clk2}=2’b10; end initial $monitor($time,,,“clk1=%b clk2=%b”,clk1,clk2); endmodule * 3.7.4测试代码 上例用ModelSim编译仿真后的波形如下 如果输入信号的值有规律的变化，例如按相同的延迟重复出现n次，那么就可以通过repeat循环语句来实现。 * * 预告 第四讲、简单数字电路设计 门级电路，组合逻辑电路， 时序逻辑电路… Verilog例子学习… * 联系方法 何锋 robinleo@buaa.edu.cn 联系方法 010新主楼 F710 202教研室——航空电子与总线通信实验室 Avionics and Bus Communications Laboratory(ABC Lab) * * * * * * Begin/end块中的语句是串行执行的，而fork/join块中的语句是并行执行的。 块可以有名字，begin: NAME * * * 并不是所有情况下q都有确定的数值（综合器可不知道不变） * 也不一定是错误，但一般情况下是疏忽了 * * * * 设计想法很好，但是是软件编程的思路，不是硬件的思路 * * * * * * * * * * * * 3.6.1 任务（task） 定义任务： task 任务名；