组合逻辑电路d.pptVIP

4.6 用VerilogHDL描述组合逻辑电路 4、设计举例 //Gate-level description of a 2-to-4-line decoder module _2to4decoder (A1,A0,E,Y); input A,B,E; output [3:0]Y; wire A1not,A0not,Enot; not n1 (A1not,A1), n2 (A0not,A0), n3 (Enot,E); nand n4 (Y[0],A1not,A0not,Enot), n5 (Y[1],A1not,A0,Enot), n6 (Y[2],A1,A0not,Enot), n7 (Y[3],A1,A0,Enot); endmodule 试用Verilog语言的门级 元件描述2线-4线译码器. 说明 部分 功能 描述 例2 用Verilog的门级元件进行 描述由三态门构成的2选1数据选择器 。 //Gate-level description of a 2-to-1-line multiplexer module _2to1muxtri (A,B,SEL,L); input A,B,SEL output L; tri L; bufif1 (L,B,SEL); bufif0 (L,A,SEL); endmodule 5、分层次的电路设计方法简介 4位全加器的层次结构框图 分层次的电路设计:在电路设计中，将两个或多个模块组 合起来描述电路逻辑功能的设计方法。 设计方法：自顶向下和自底向上两种常用的设计方法 module halfadder (S,C,A,B); input A,B; output S,C; //Instantiate primitive gates xor (S,A,B); and (C,A,B); endmodule //Gate-level hierarchical description of 4-bit adder // Description of half adder //Description of 1-bit full adder module fulladder (S,CO,A,B,CI); input A,B,CI; output S,CO; wire S1,D1,D2; //内部节点信号 //Instantiate the halfadder halfadder HA1 (S1,D1,A,B); halfadder HA2 (S,D2,S1,CI); or g1(CO,D2,D1); endmodule D1 S1 D2 //Description of 4-bit full adder module _4bit_adder (S,C3,A,B,C_1); input [3:0] A,B; input C_1; output [3:0] S; output C3; wire C0,C1,C2; //内部进位信号 //Instantiate the fulladder fulladder FA0 (S[0],C0,A[0],B[0],C_1), FA1 (S[1],C1,A[1],B[1],C0), FA2 (S[2],C2,A[2],B[2],C1), FA3 (S[3],C3,A[3],B[3],C2); endmodule * * 一、数字电路的发展与可编程器件的出现 概 述 集成度： 高效、低耗、高精度、高稳定、智能化。 VLSIC LSIC SSIC MSIC 4.5 组合可编程逻辑器件 专用型：ASIC （Application Specific Integratel Circuit) 逻辑功能： 通用型：54/74系列、74HC系列、74HCT系列等 随系统规模扩大： 焊点多，可靠性下降 功耗增加、成本升高 占用空间扩大 要承担设计风险、 周期长、成本高 可编程器件 (PLD : Programmable Logic Device ） 系统设计师们希望自己设计 ASIC芯片，缩短设计周期，能在实验室设计好后，立即投入实际应用。 VLSIC 二、P