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能用的出租车计费系统程序
--分频（16384——195）
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
entity fenpin_16384 is
port ( clk_16384: in std_logic; --16384HZ的时钟
clk_195: out std_logic); --分频为195HZ的时钟
end entity fenpin_16384;
architecture rt1 of fenpin_16384 is
signal q_195:integer range 0 to 83;
begin
process(clk_16384) IS
begin
if (clk_16384event and clk_16384=1 )then
if q_195=83 then q_195=0;clk_195=1; --此处产生195hz频率的信号
else q_195=q_195+1;clk_195=0;
end if;
end IF;
end process;
end ARCHITECTURE rt1;
--分频模块VHDL源程序：
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
entity fenpin2 is
port ( clk_195: in std_logic; --195HZ的时钟
clk_13: out std_logic; --分频为13HZ的时钟
clk_15: out std_logic; --分频为15HZ的时钟
clk_1: out std_logic); --分频为1HZ的时钟
end fenpin2;
architecture rt1 of fenpin2 is
signal q_13:integer range 0 to 12;
signal q_15:integer range 0 to 14;
signal q_1:integer range 0 to 194;
begin
process(clk_195)
begin
if (clk_195event and clk_195=1 )then
if q_13=12 then q_13=0;clk_13=1; --此处产生13HZ频率的信号
else q_13=q_13+1;clk_13=0;
end if;
if q_15=14 then q_15=0;clk_15=1; --此处产生15HZ频率的信号
else q_15=q_15+1;clk_15=0;
end if;
if q_1=194 then q_1=0;clk_1=1; --此处产生1HZ频率的信号
else q_1=q_1+1;clk_1=0;
end if;
end if;
end process;
end rt1;
--计费模块VHDL源程序：
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
entity jifei is
port(clk2:in std_logic;
start: in std_logic;
c0,c1,c2,c3: buffer std_logic_vector(3 downto 0));
end jifei;
architecture rt3 of jifei is
begin
process(clk2,start)
begin
if start=0 then c3=0000;c2=0000;c1=0101;c0=0000;
elsif clk2event and clk2=1 then
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