第三章（EDA课件）.pptVIP

编译引导语句 时间单位 ： fs （呼秒）femptoseconds: 1.0E-15 秒 ps （皮秒） picoseconds: 1.0E-12 秒 ns （纳秒） nonoseconds: 1.0E-9 秒 us （微秒） microseconds: 1.0E-6 秒 ms （毫秒） milliseconds: 1.0E-3 秒 s （ 秒） seconds: 1.0 秒 3.1 1位全加器设计 3.1.1 半加器设计 半加：不考虑有来自低位的进位将两个1位二进制相加。 半加器：实现半加运算的电路。 一、基本设计步骤 步骤1：为本项工程设计建立文件夹 如：MY_PRJCT,路径为： C：\MAX2WORK\MY_PRJCT 或 F:\USER\WORK1\01 图形编辑器窗口 MAX+PLUSII图元和宏模块库 软件平台为实现不同的逻辑功能，提供了大量的图元和宏功能符号供设计者在图形文件中直接使用。它们分类放在Max2work＼maxlib＼子目录中，一共有4类库，其内容如表中所示。 连线 为管脚和节点命名 设置2.启用设计规则检查工具 设置3.引脚锁定 此部分在全加器部分详细介绍。 注意：只有在为设计项目选定器件以后，才可锁定顶层设计中各端口所对应的引脚号。 锁定引脚既可以通过Assign菜单项或在项目顶层设计图中锁定引脚，也可在平面布局编辑器(或称底层编辑器)上通过编辑适配结果来修改锁定，这两种锁定方式分别称为前锁定和后锁定。 但A1tera推荐让编译器自动为项目进行引脚分配。因此除了设计项目要求，输入输出引脚已经由外围电路确定的情况下，一股不需锁定引脚。 设置4.选择 全局综合方式 设计人员可以为项目选择一种逻辑综合方式，以便在编译的过程中指导编译器的逻辑综合模块工作。默认的逻辑综合方式是Normal(常规)。该方式的逻辑综合优化目标是使单元使用数最少。具体步骤如下： ns 设置6.打开功能仿真或时序仿真网表文件提取器 设置7.指定报告文件报告的内容 （5）加上输入信号 （6）波形文件存盘 （8）观察分析波形 定时分析 1.传播延时矩阵分析（组合和时序电路） 2.时序逻辑性能分析（时序电路） 3.建立和保持时间分析（时序电路） 3.2 全加器设计 全加器：实现将两个对应位的加数和来自低位的进位3个数相加的运算的电路。 其真值表为： 步骤 步骤6：引脚锁定 EPF10K10LC84引脚图 选择电路结构模式 MAX+plusⅡ一般设计流程归纳 引脚锁定（实验3－1） 模式：NO.1 加数a[7..0] : 键4，键3 : PIO15 ~ PIO8 (25,24,23,22,19,18,17) ——显示于数码管4，3 被加数b[7..0]：键2，键1: PIO7 ~ PIO0 (16,11,10,9,8,7,6,5)——显示于数码管2，1 低进位cin ： 键8 \D16 : PIO49 (81) 和sum[7..0] : 显示 : PIO23 ~ PIO16 (38,37,36,35,30,29,28,27) ——显示于数码管6，5 进位cout : PIO39（65）：显示于 D8 : 编译窗口的各功能项目块含义 Compiler Netlist Extractor (编译器网表文件提取器：将输入的原理图或HDL文件转化成网表文件） Database Builder (基本编译文件建立器：将含有任何层次的设计网表文件转化为一个单一层次的网表文件，以便进行逻辑综合) Logic Synthesizer (逻辑综合器：综合后的网表文件表达了设计项目中底层逻辑元件最基本的连接方式和逻辑关系) Partitioner (逻辑分割器：将设计项目进行分割，使其能在多个器件中实现) Timing SNF Extractor(时序仿真提取器) Fitter (适配器：将逻辑综合得到的网表文件，在选定的器件中具体实现) Assembler(装配器：产生多种格式的编程/配置文件) 3.1.3 补充说明 实验目的：熟悉利用MAX+plusⅡ的原理图输入方法设计简单组合电路，掌握层次化设计的方法，并通过一个8位全加器的设计把握利用EDA软件进行电子线路设计的详细流程。学会对实验板上的FPGA/CPLD进行编程下载，硬件验证