第四讲 微型计算机接口技术概述.pptVIP

输出数据寄存器接收CPU数据信息，等待外设取走。CPU使用OUT指令向外设输出数据，数据经数据总线缓冲/驱动器送入I/O接口的输出数据寄存器，将状态寄存器中的BUSY位置为有效，以限制CPU再次向接口送数据，同时向外设发出数据准备好信号，等待外设将数据取走。外设从输出数据寄存器取走数据后，I/O接口将状态寄存器中的BUSY位置为无效，允许CPU再次输出数据。 微型计算机系统接口具有通用性和可编程性两大特点。通用性指采用标准化通用接口，将接口各种功能逻辑电路集成在一块大规模或超大规模集成电路芯片上，这种芯片具有多种用途，既可用作输入接口，也可作为输出接口。可以根据需要连接不同的外部设备。 因此，微型计算机系统要增加新的外部设备时，不需要另行设计接口，直接使用现有的接口，为系统功能扩展提供了极大灵活性；可编程性指可以通过软件编程来设置I/O接口的功能、工作方式或工作状态，以适应连接不同外设的需要。 在系统中除通用接口，有些是为专门用途或设备设计的接口。例如，CRT接口、磁盘接口、键盘接口等。 接口电路功能是通过选用相应的接口电路芯片组合实现的，接口内部逻辑电路不需用户设计。在设计I/O接口时，只需要根据接口的功能、控制信号及端口地址分配，进行端口地址译码和控制及数据信号的连接。 4.3.2 I/O接口地址译码电路设计 在微机系统中，当CPU执行I/O指令时，每执行一条I/O指令，就进入I/O总线周期。在I/O总线周期中，首先指定的端口地址有效，然后使读写信号 或 有效。地址译码电路产生I/O接口芯片的片选信号，同时端口地址送入接口芯片选择接口中的端口寄存器。 如果I/O接口采用DMA方式，也需使用地址线以及读写控制线 和 。 为了区分是DMA控制器还是CPU发出的信号，系统中使用了AEN信号。AEN信号为高电平时，为DMA控制器操作，否则为CPU操作。在接口的译码电路中一般将AEN信号与地址线一起译码。典型地址译码电路具有如图4.15所示。 图4.15 典型I/O接口电路图 I/O端口译码电路设计可采用基本逻辑电路、专用译码器、开关式译码器及可编程器件等来实现。 1. 采用基本逻辑电路的译码电路设计 在简单I/O接口电路设计中，常采用与门、或门、非门等基本逻辑电路。设计步骤如下： （1）将端口的地址范围采用二进制表示，将地址信号分成两组，地址线的低位与接口芯片地址线相连接，作为芯片的片内地址线； （2）根据地址线高位特征建立译码电路的逻辑函数，函数的参数由地址线高位的状态生成； （3）用地址线高位实现译码电路的逻辑函数。 例如，某接口电路有四个端口，地址分别为300H、301H、302H和303H，参与端口选择地址线为A9～A0，要求使用基本逻辑电路设计其译码电路。该接口的地址范围用二进制表示如表4-1所示。 表4-1 二进制地址范围表 片间地址线 片内地址线 芯片端口 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 1 1 0 0 0 0 0 0 0 0 300H 1 1 0 0 0 0 0 0 0 1 301H 1 1 0 0 0 0 0 0 1 0 302H 1 1 0 0 0 0 0 0 1 1 303H 2. 采用译码器的译码电路设计 在接口电路中需要输出多个端口地址的译码信号，可采用译码器实现。这种连接方式，译码电路设计更简单，且多个接口电路可以共用一个译码电路。 例如，某接口芯片有四个端口，地址范围为210H、211H、212H、213H，参与译码的10根地址线A9～A0，采用3-8译码器74LS-138设计其译码电路。 根据电路特点需将地址线分为3组：A1A0是与接口芯片直接相连接的片内地址线； A4A3A2与译码器输入端A、B、C相连；高位地址线作为译码器控制输入端G、 、 的选择信号。根据地址线分组和端口地址范围可得二进制地址分配表如表4-2所示。 表4-2 二进制地址分配表 地址线高位 与译码器连接地址线 接口的片内地址线 芯片端口 A9A8A7A6A5 A4A3A2 A1A0 1 0 0 0 0 1 0 0 00 210H 1 0 0 0 0 1 0 0 01 211H 1 0 0 0 0 1 0 0 10 212H 1 0 0 0 0 1 0 0 11 213H 由地址分配表可知，最高地址位A9～A5值为10000B，产生译码器的控制输入端的G、 、 ，为了简化电路设计，用A9直接与G控制端相连接，A8、A7控制 ，AEN、A6、A5控制，其控制逻辑关系如下： =A8+A7 =A6+A5+AEN 因