chapter3 存储、中断、总线与 及IO系统 计算机体系结构课件.pptVIP

* 优先次序的确定 确定方式 1 串行链接 2 定时查询 3 独立请求 多种结合 * 1集中式串行链接 各部件经公共的“总线请求”发送申请 “总线忙”未建立，控制器响应请求，发送“总线可用”信号，串行经过每个部件 如果某部件没发送请求，则发往下一个部件 如果发送过请求，则建立“总线忙”信号，取得总线使用权 优先级：串行顺序 * 2集中式定时查询 各部件经公共的“总线请求”发送申请 “总线忙”未建立，控制器响应请求，计数器开始计数，定时查询那个部件发送的请求 当查询线上的计数值与发出请求的部件号一致时，该部件建立“总线忙”信号，取得总线使用权，计数器停止计数 * 优先级灵活 每次查询前 计数器清0，且从0开始，优先级同串行链接方式 计数器不清0，从中止点查询，则是循环优先级，所有部件有相同的机会使用总线 重设计数器的起始部件号，则可随意指定优先级 * 3集中式独立请求 每部件有独立的“总线请求”“总线准许” “总线已被分配”未建立，控制器根据某种算法计算多个请求的优先级 确定一个部件，通过“总线准许” 使该部件取得总线使用权，并建立“总线已被分配” 该部件使用完总线，去除“总线已被分配” 计算机系统结构 第三章 存储、中断、总线与I/O系统 * 目录 3.1存储系统的基本要求和并行主存系统 3.2中断系统 3.3总线系统 3.4输入/输出系统 * §3.1存储系统的基本要求和并行主存系统 存储系统的基本要求：大容量、高速度和低价格 存储器的容量 W：存储体的字长（位、字节） l：每个存储体的字数 m：并行工作的存储体个数 * 存储器的存取速度 访问时间 是存储器从接到访存读申请，到信息被读到数据总线上所需的时间 存储周期 是连续启动一个存储体所需要的间隔时间 频宽(带宽) 是存储器可提供的数据传送速率，一般用每秒钟传送的信息位数（或字节数）来衡量 单体的频宽 m个分体的最大频宽 实际频宽 最大频宽 * 存储器的价格 总价格 C 每位价格 c * 单体单字存储器 单体主存 字长W位 一次可访问1个存储器字，即CPU所要访问的字长与存储器字长W相同 主存频宽 (CPU从主存获得信息的速率) 地址寄存器 W位 读出寄存器 CPU字长 存储器字长 容量为 l * 单体多字存储器 主存在一个存储周期可读出4个CPU字 地址寄存器 W位 W位 W位 W位 W位 单字长寄存器 CPU字长=W 存储器字长=4W * 多体单字交叉存取存储器 m个存储体 分体可同时启动或分时启动 存 控（主存控制部件） 地址寄存器0 地址寄存器1 地址寄存器2 地址寄存器3 M0 M1 M2 M3 总 线 控 制 CPU IOP * m个存储体分时启动 实际上是一种采用流水线方式工作的并行存储器,理论上，存储器的速度可望提高m倍每存储体的启动间隔t为：其中：m为存储体个数TM为每个存储体的访问周期 …… t Tm #0 #1 #2 #m-1 存储周期 存储周期 * 模m低位交叉编址 单体容量为l的m个分体 Mj分体的地址 A = m * i + j； i = 0,1,2…l-1 j = 0,1,2… m-1 寻址规则： 体地址 j = A mod m (A % m) 体内地址 i = A / m M0: 0, m, 2m, ………m(l-1) + 0 Mi : i, m + i, 2m + i, ………m(l-1) + i 适合于单处理机内的数据存取和带Cache的主存 * 模4低位交叉编址 模体 地址编址序列 对应二进制地址码最末二位状态 M0 0,4,8,12,…,4i+0,… 00 M1 1,5,9,13,…,4i+1,… 01 M2 2,6,10,14,…,4i+2,… 10 M3 3,7,11,15,…,4i+3,… 11 * 定量分析主存频宽与分体数m、转移概率λ的关系 设对具有m个独立分体的并行主存系统，CPU发出地址 的访存申请队列，假定： （1）在每一个主存周期之前，扫描队列，截取 作为申请序列 （2）申请序列是在k个地址中没有两个或两个以上的地址处于同一分体中，显然, k = m （3）截取的k个地址的队列，能同时访问k个分体， k = 1,2,…m 系统的效率往往取决于k的平均值 * 另设： P(k)表示申请长度为k，且不冲突的概率密度函数。显然k的平均值： 转移概率λ：给定指令的下一条指令地址为非顺序地址的概率。 指