集成电路原理实验模拟集成电路版图设计与验证.doc

实 验 报 告 课程名称： 集成电路原理 实验名称： 模拟集成电路版图设计与验证 小组成员： 实验地点： 科技实验大楼606 实验时间： 2017年6月19日 2017年6月19日 微电子与固体电子学院 一、实验名称：模拟集成电路版图设计与验证 二、实验学时：4 三、实验原理 1、电路设计与仿真 实验2内容，根据电路的指标和工作条件，然后通过模拟计算，决定电路中各器件的参数（包括电参数、几何参数等），EDA软件进行模拟仿真。 2、工艺设计 根据电路特点结合所给的工艺，再按电路中各器件的参数要求，确定满足这些参数的工艺参数、工艺流程和工艺条件。 3、版图设计 按电路设计和确定的工艺流程，把电路中有源器件、阻容元件及互连以一定的规则布置在Candence下的版图编辑器内。并优化版图结构。 四、实验目的 本实验是基于微电子技术应用背景和《集成电路原理》课程设置及其特点而设置，为IC设计性实验。其目的在于： 1、根据实验任务要求，综合运用课程所学知识自主完成相应的模拟集成电路版图设计，掌握基本的IC版图布局布线技巧。 2、学习并掌握国际流行的EDA仿真软件Cadence的使用方法，并进行版图的的设计与验证。 通过该实验，使学生掌握CMOS模拟IC版图设计的流程，加深对课程知识的感性认识，增强学生的设计与综合分析能力。 五、实验内容 1、UNIX操作系统常用命令的使用，Cadence EDA仿真环境的调用。 2、根据实验2所得参数，自主完成版图设计，并掌握布局布线的基本技巧。 3、整理版图生成文件，总结、撰写并提交实验报告。 六、实验仪器设备 （1）工作站或微机终端 一台 （2）EDA仿真软件 1套 七、实验步骤 1、根据实验指导书掌握Cadence EDA仿真环境的调用。熟悉版图编辑器Layout Editor的使用。了解基本的布局布线方法及元器件的画法。 2、根据实验2所计算验证的两级共源CMOS运放的元器件参数如表1所示，在版图设计器里画出相应的元器件，对V+、V-、Vout、VDD、GND的压焊点位置合理化放置，通过金属画线将各个元器件按实验2的电路图合理连接，避免跳线。 表 1 运放各器件版图参数 器件 W（μm） L（μm） M1 40 2 M2 40 2 M3 3.9 1 M4 3.9 1 M5 6 0.5 M6 60 0.5 M7 44 0.35 5 0.5 M9 1.2 1 CL 1.5pF Cc 0.6pF 3、对版图的位置结构进一步优化，对同类型的管子NMOS或PMOS放置在同一阱或者环内。最后的二级共源CMOS运放版图设计为图1所示。 图1 八、实验数据及结果分析 1、通过本次实验掌握了Cadence EDA仿真工具中版图编辑器的使用。 2、根据设计要求，设计出运算放大器模拟集成电路版图如图1所示，版图的整体结构较为清晰，输入V+、V-和输出Vout位置合理，没有跳线处，版图进行合理优化，PMOS管全放置在同一阱内，整体达到设计要求。 3、本次实验是正向设计中电路仿真完成之后、工艺制版之前的必须环节，与实验2相结合，对于IC设计技术流程有着重要学习意义。 九、实验心得与体会 通过这次实验，促使了自己更加深入地学习Cadence的相关使用方法，完善了自己对于Cadence从电路设计到版图设计的流程的认识。在版图构造过程中，结合自己所学知识与在实验一“集成电路版图识别与提取”中对于版图的个人见解，通过合理布局和优化，较为成功地减少了版图的总面积，且做到了电路版图较为美观的要求。实验中，从对于各个操作的生涩到娴熟，以及对于一些功能的探索，激发了我们对于电路设计的兴趣，完善了设计的实践经验，为今后从事科研、开发工作打下良好的兴趣与实践基础。 十、实验分工 由根据实验2相关数据完成各个模块的版图设计； 由完成版图的初步布局，并完成版图各个模块的最终完善； 由二者共同完成各个模块的连接与最终的布局； 由二者共同完成该实验报告。 报告评分： 指导教师签字： MICS @ UESTC 实验报告 –模拟集成电路版图设计与验证 MICS @ UESTC 4 1