共面波导滤波器制作.PDF

第四章 共面波導濾波器製作 本章將介紹共面波導濾波器的製作流程，由於傳統微波電路的製作方式是在FR-4 基板上，利用光阻定義線路的幾何尺寸，再利用溼式蝕刻(wet etching)方式完成金屬線 路製作，如圖 4. 1(a)所示，由於溼式蝕刻為等向性 (isotropy)蝕刻，所以造成金屬結構有 底切(under-cut)現象，因此利用濕式蝕刻製作線路結構的側壁角度(sidewall angle)大約為 60°~70° ，所以利用溼式蝕刻製作微波電路的缺點是無法精確控制線路尺寸。 本文設計的低通濾波器，其截止頻率範圍為2~8 GHz ，電流分佈在導體表面的集膚 深度是0.6~2µm ，為了要降低集膚效應產生的電阻損耗，金屬厚度必須大於3倍的集膚 深度，才能降低集膚效應造成的表面電阻損耗。因此為了改善溼式蝕刻製程的缺點，以 及微波電路的金屬厚度要求，本文選擇使用微電鍍技術製作共面波導濾波器，如圖 4. 1(b) 所示。此外，文獻 [15]指出當共面波導傳輸線厚度大於 3µm ，其導線金屬造成的損耗會 受到導線的側壁角度影響，當導線側壁角度為 90°時，其損耗為最小。因此選擇光阻的 考慮因素，必須考慮到光阻結構的側壁準直度。 Photoresist Photoresist Cu Cu Substrate Substrate (a) (b) 圖 4. 1微波電路製程示意圖， (a)溼式蝕刻製程，(b)電鍍製程 微波電路使用的基板特性要求是低損耗、較小的損耗正切常數與介電常數，表 4. 1 為常用微波電路基板的介電常數和損耗正切常數。 一般而言，電路基板會造成微波訊號的能量損失，半導體製程使用的矽晶片的電阻 45 率為10~10,000Ω-㎝，介電常數( εr )為 11.2 ，損耗正切常數( tan δ)為 0.022 ，因此選用矽 晶片作為共面波導電路的基板會造成較大的介電損耗，通常為了減小矽晶片造成的介電 ε 3.9 損耗，必須在矽晶片和微波電路之間沉積二氧化矽(SiO ， 或是二氧化氮) (Si N ， 2 r 3 4 ε 7.5 ) 薄膜。另外也可以選擇高電阻率(30,000Ω-㎝的矽晶片，但是其介電損耗會隨著) r 訊號頻率提高而增加，不適合作為高頻率波段元件的基板。因此在考量元件的電性要求 及基板的機械性質，本論文選擇石英(Quartz)做為共面波導電路的基板，石英 (Quartz)基 板的介電常數( εr )為 3.8 ，電子正切損耗( tan δ)為 0.0004 ，可以有效降低基板造成的介電 損耗。 表4. 1 微波電路基板性質 [18] 基板材料 εr tan δ PTFE 2.1 0.0002 Alumina 9.6~10.1 0.0005~0.002 Silicon 11.7~12.9 0.001~0.003 Gallium arsenide 12.85 0.0005~0.001