并行计算机体系结构第五节.pptVIP

Cache容量＝16×4KB＝64KB 7. 另一种方法：硬件散列变换 页地址地址标识 页内位移 索 引 块内位移 31 12 11 0 写操作流水化 优化技术 失效率 失效开销 命中时间 硬件复杂度 评价 增加块大小 + - ? 0 实现容易；RS/6000 550采用了128字节 提高相联度 + ? - 1 MIPS R10000为4路组相联 Victim Cache + ? ? 2 HP7200中采用了类似的技术 伪相联Cache + ? ? 2 已应用于MIPS R10000的第二级Cache 硬件预取指令 和数据 + ? ? 2 数据预取比较困难；仅被几台机器采用，如：Alpha 21064 编译器控制的预取 + ? ? 3 需采用非阻塞cache；有几种机器支持它 用编译技术减少Cache失效次数 ? + ? 0 向软件提出了新要求；有些机器提供了编译器选项 使读失效优先级高于写 ? + ? 1 在单处理机上实现容易，被广泛使用 子块调入 ? + ? 1 主要用于减少标识的数目 尽早重启动和关键字优先 ? + ? 2 已应用于MIPS R10000和IBM 620 非阻塞Cache ? + ? 3 已应用于Alpha 21064和R10000中 第二级Cache ? + ? 2 硬件代价大；两级Cache的块大小不同时实现困难；被广泛采用 容量小且结构简单的Cache - ? + 0 实现容易，被广泛使用 避免在对Cache进行索引时进行地址转换 ? ? + 2 对于小容量Cache来说实现容易，已应用于Alpha 21064 流水化写 ? ? + 1 已应用于Alpha 21064 1. 主存的主要性能指标：延迟和带宽 2. 以往： Cache主要关心延迟，I/O主要关心带宽 现在：Cache关心两者 下面讨论几种能提高主存性能的存储器组织技术在下面的讨论中，我们以处理Cache失效为例来说明各种存储器组织结构的好处。 主 存 ◆ 增加Cache块大小能利用主存带宽增加所带 来的好处。在以下的讨论中，我们假设基本存储器结构的性能为： 送地址需4个时钟周期 每个字的访问时间为24个时钟周期 传送一个字的数据需4个时钟周期 ◆ 为了减少失效开销TM，应该： 减少主存延迟 提高主存带宽 如果Cache大小为4个字，则： 失效开销＝4×(4＋24＋4) ＝4×32＝128(时钟周期) 带宽＝16/128＝0.0125(字节/时钟周期) 增加存储器的宽度 ◆ 性能举例　(参照前面的假设) 当宽度为4个字时： 失效开销＝1×32(周期) 带宽＝0.5(字节/周期) ◆ 缺点： 增加CPU和存储器之间的连接通路的宽度 CUP和Cache之间有一个多路选择器 扩充主存的最小增量增加了相应的倍数 写入有可能变得复杂 ◆ 存储器的各个体一般是按字交叉的 交叉存储器（interleaved memory）  通常是指存储器的各个体是按字交叉的。 字交叉存储器非常适合于处理： Cache读失效，写回法Cache中的写回 性能举例：(参照前面的假设) 失效开销＝4＋24＋4×4＝44(周期) 带宽＝0.4(字节/周期) 假设四个存储体的地址是在字一级交叉的，即 存储体0中每个字的地址对4取模都是0，体1中每个 字的地址对4取模都是1，依此类推。 0 4 8 12 地址 体0 1 5 9 13 地址 体1 2 6 10 14 地址 体2 3 7 11 15 地址 体3 假设某台机器的特性及其Cache的性能为： · 块大小为1个字 · 存储器总线宽度为1个字 · Cache失效率为3 % · 平均每条指令访存1.2次 · Cache失效开销为32个时钟周期(和上面相同) · 平均CPI(忽略Cache失效)为2 试问多体交叉和增加存储器宽度对提高性能各有何作用？ 如果当把Cache块大小变为2个字时，失效率 降为2%；块大小变为4个字时，失效率降为1%。 根据5.6.2小节中给出的访问时间，求在采用 2路、4路多体交叉存取以及将存储器和总线宽 度增加一倍时，性能分别提高多少？ 解：