Verilog HDL数字的设计实训教程第1章 Verilog HDL数字的设计实训基础.pptVIP

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2018-06-18 发布于福建
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Verilog HDL数字的设计实训教程第1章 Verilog HDL数字的设计实训基础.ppt

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Verilog HDL数字的设计实训教程第1章 Verilog HDL数字的设计实训基础

Verilog HDL数字设计实训教程西安电子科技大学出版社贺敬凯 2012-12-28 第1章 Verilog HDL数字设计实训基础第1章 Verilog HDL数字设计实训基础 1.1实训平台 1.2 基于QuartusII的数字设计流程 1.3分频器设计 1.4 同步有限状态机设计 1.5 小结 QuartusII设计流程 QuartusII设计流程 QuartusII设计流程 QuartusII设计流程 QuartusII设计流程 QuartusII设计流程 QuartusII设计流程 QuartusII设计流程 QuartusII设计流程 QuartusII设计流程 QuartusII设计流程 QuartusII设计流程 QuartusII设计流程 QuartusII设计流程 QuartusII设计流程 QuartusII设计流程 QuartusII设计流程 QuartusII设计流程 QuartusII设计流程 QuartusII设计流程 QuartusII设计流程 QuartusII设计流程 QuartusII设计流程 QuartusII设计流程 QuartusII设计流程 QuartusII设计流程 QuartusII设计流程 QuartusII设计流程 QuartusII设计流程 QuartusII设计流程 QuartusII设计流程 QuartusII设计流程表1-2 非法状态 1．状态机的基本概念——同步状态机和异步状态机 1.4 同步有限状态机设计(续) 【例1-8】使用同步有限状态机设计一个七进制减法计数器 module cnt7_fsm(clk,Q); input clk; output[2:0] Q; reg[2:0] state; always @(posedge clk) begin:FSM parameter s0=3d0,s1=3d1,s2=3d2,s3=3d3, s4=3d4,s5=3d5,s6=3d6,s7=3d7; case(state) s0:state=s1; s1:state=s2; s2:state=s3; s3:state=s4; s4:state=s5; s5:state=s6; s6:state=s7; s7:state=s0; default: state=s0; endcase end assign Q=state; endmodule 1．状态机的基本概念——单进程、双进程和多进程状态机 1.4 同步有限状态机设计(续) 【例1-9】状态机设计——状态和输出使用单独进程 module fsm_1(clk,A,Y); input clk,A; output reg Y; reg[2:0] current_state,next_state; parameter s0=3b001, s1=3b010, s2=3b100; always @(posedge clk) //状态寄存器 current_state=next_state; always @ (current_state,A) //产生下一个状态状态的组合逻辑 case(current_state) s0: if(A) next_state=s1; else next_state=s0; s1: if(A) next_state=s2; else next_state=s0; s2: if(A) next_state=s2; else next_state=s0; default: next_state=s0; endcase always @ (posedge clk) //产生输出的时序逻辑 case(current_state) s0: Y=0; s1: Y=0; s2: if(A) Y=0; else Y=1; default: Y=0; endcase endmodule 3．编译设置图1-26 全程编译后出现报错信息 3．编译设置图1-27 全程编译成功后的汇总信息 4．仿真验证图1-28 选择Vector waveform file界面 4．仿真验证图1-29 仿真测试向量波形文件 4．仿真验证图1-30 仿真波形信号设置 4．仿真验证图1-31 加入了待观察信号的波形图 4．仿真验证图1-32 设置仿真时间最小间隔 4．仿真验证图1-33 设置仿真时间长度 4．仿真验证图1-34 设置好的激励波形图