第二章 DSP芯片的基本结构与特性.pptVIP

数字信号处理的硬件实现 第2章 DSP芯片的基本结构和特性 本章内容 DSP芯片的基本结构 中央处理单元（CPU） 总线结构和流水线 片内存储器 集成外设 TI定点和浮点DSP芯片 2.1 DSP芯片的基本结构 具有典型特点的DSP芯片结构 2.2 中央处理单元（CPU） TMS320系列CPU组成： 指令解码部分； 运算与逻辑部分； （1）算术逻辑单元ALU （2）累加器ACC （3）桶形移位寄存器 （4）乘累加单元MAC 寻址部分； 2.2.1 算术逻辑单元ALU TMS320C54x 系列DSP的ALU功能框图 2.2.2 累加器 存放ALU的中间结果的寄存器：累加器 不同于一般的寄存器，一般的寄存器存放运算操作的输入值，其位宽与DSP内部数据总线一样，而累加器用于存放运算的结果，大于内部总线的位宽度。 2.2.2 累加器 TMS320C54x累加器ACCA和ACCB结构 保护位AG和BG 高位字AH和BH 低位字AL和BL 以上均是存储器映射寄存器（Memory-Mapped Register,MMR） 2.2.3 桶形移位寄存器 TMS320C54x的移位寄存器功能框图 2.2.3 桶形移位寄存器 TMS320C54x系列DSP芯片的移位位数 -16~31，正：左移，负：右移 40位的输出结果可以送到ALU的输入端。 SFTL A,+2;累加器A中的值逻辑左移2位 ADD A,ASM,B;累加器A中的值移位后与B的值相加，结果存于B NORM A;归一化A中的值（移位位数由T寄存器确定） 2.2.4 乘累加单元 乘累加（MAC）单元包括一个乘法器和一个专用的加法器。在一个流水线周期内可以完成一次乘法运算和一次加法运算。TMS320C54X中乘法器17x17位，专用累加器为40位。 2.2.4 乘累加单元 TMS320C54x的乘累加单元功能框图 2.2.4 乘累加单元 1、有符号数、无符号数及有符号数与伍符号数的乘法运算 2、状态寄存器ST1中设置小数模式位FRCT为1。 3、舍入和饱和逻辑。 2.2.5 寻址单元 程序寻址：PC、RC、BRC、RSA、REA寄存器 数据寻址： 1、立即寻址， 2、绝对地址寻址， 3、累加器寻址， 4、直接寻址， 5、间接寻址，（AR0-AR7） 6、存储器映射寄存器寻址， 7、堆栈寻址。 2.3 总线结构和流水线 冯·诺依曼结构 2.3 总线结构和流水线 哈佛结构 TMS320C54X的硬件结构 2.4 片内存储器 存储器资源 程序空间: 程序代码、常系数表格 数据空间：程序处理时的数据和结果 I/O空间 ：映射为外部设备、扩展外  部数据存储器等 2.4 片内存储器 存储器类型 RAM（片内或片外） ROM （片内或片外） DARAM (Dual Access RAM ) SARAM (Single Access RAM ) 2.4 片内存储器 存储器 类型 ’541 ’542 ’543 ’545 ’546 ’548 ’549 ’5402 ’5409 ’5410 ’5420 ROM 程序 程序/ 数据 DARAM SARAM 28K 20K 8K ? 5K 0 2K 2K 0 ? 10K 0 2K 2K 0 ? 10K 0 48K 32K 16K ? 16K 0 48K 32K 16K ? 6K 0 2K 2K 0 ? 8K 24K 16K 16K 16K ? 8K 24K 4K 4K 4K ? 16K 0 16K 16K 16K ? 32K 0 16K 16K 0 ? 8K 56K 0 0 0 ? 32K 168K 常见的C5400系列器件的片内存储器配置 2.4 片内存储器 C5400的存储器结构 C5400包括三个相互独立的数据空间、程序空间和I/O空间，每个空间为64K字，字长为16比特 C5400包含片内存储器和片外可扩展存储器，片内存储器的优点包括： 不需要等待状态，可以高速访问 比使用外部存储器成本低 比使用外部存储器功耗低 2.4 片内存储器 存储器配置标志位 存储器空间 MP/MC位 DROM位 OVLY位 0 片内ROM使能并能够访问 1 表示片内ROM无法访问 0 片内RAM只映射在数据空间 1 片内RAM同时映射到程序空间和数据空间 0 片内ROM的不映射到数据空间 1 片内ROM的一部分映射到数据空间 2.4 片内存储器 C5402存储器空间 20根地址线,最高位的4根可供扩展程序空间 6条可对扩展程序空间寻址的指令 专用寄存器—程序