PLLFS行为级建模仿真进行噪声和抖动性能预估方法.docVIP

PLLFS行为级建模仿真进行噪声和抖动性能预估方法 　　摘要：本文提出了一种对锁相环频率合成器（PLL-FS）行为级建模后仿真，进行噪声和抖动性能分析的方法。新方法借鉴了最新的理论成果，结合工程实践，处于Top－Down设计流程的顶端。实例表明此方法可在PLL-FS设计之初对所设计系统的相位噪声和抖动性能有较精确的预估，并可据此调整设计参数，选择恰当的电路结构，从而显著提高了设计效率。 　　关键词：PLL-FS 行为级建模 抖动 仿真 　　 　　1、引言 　　 　　作为时钟恢复电路以及频率合成技术的核心部件――锁相环，已经广泛应用于现代通信以及无线通信领域。高性能、低功耗的锁相环路的设计一直是集成电路设计的热点。而随着微电子技术和应用的发展，锁相环的工作频率也越来越高，这就使得相位噪声或者抖动成为设计中非常受关注的指标。如何对PLL的噪声和抖动特性进行仿真和预估也成为了近几年PLL设计的热点之一。 　　Demir提出了利用行为级模型对PLL进行描述和仿真的理论。其理论是将所有构成PLL的模块都用行为级模型进行描述，模型中包含了与噪声或者抖动特性相关的参数；他还提出了新的仿真算法，利用一系列非线性随机差分方程组对构成PLL的各模块的电路级噪声特性进行刻画，并给出了基本公式，能将各独立模块噪声仿真后的结果转化为对应的行为级模型的抖动参数[1,2]。 　　本文结合Demir的理论以及信号处理的概念，对相位噪声和抖动进行了分析，并结合工程实践，介绍了标准化建模语言Verilog-A以及SpectreRF仿真器特性，以PLL-FS为例，介绍了一种实际在设计PLL-FS电路过程中实用高效的PLL噪声和抖动特性预估的方法，并给出了实例，总结了方法的一般流程。 　　 　　2、相位噪声或抖动的产生原因 　　 　　 2.1 相邻信号走线之间的串扰 　　 当一根导线的自感增大后，会将其相邻信号线周围的感应磁场转化为感应电流，而感应电流会使电压增大或减小，从而造成抖动。 　　 　　 2.2 敏感信号通路上的EMI辐射 　　 电源、AC电源线和RF信号源都属于EMI源。与串扰类似，当附近存在EMI辐射时，时序信号通路上感应到的噪声电流会调制时序信号的电压值。 　　 　　 2.3 多层基底中电源层的噪声 　　 这种噪声可能改变逻辑门的阈值电压，或者改变阈值电压的参考地电平，从而改变开关门电路所需的电压值。 　　 2.4 多个门电路同时转换为同一种逻辑状态 　　 这种情况可能导致电源层和地层上感应到尖峰电流，从而可能使阈值电压发生变化。 　　 　　3、PLL-FS噪声和抖动分析 　　 　　 锁相环频率合成器结构如图1所示，它由一个外部振荡器（OSC）、鉴频鉴相器（PFD）、电荷泵（CP）、环路滤波器（LF）、压控振荡器（VCO）、两个分频器（FD）构成。实际上是一个反馈回路。当锁定时，使得ffb＝fin。给定一个参考频率fref，则有 　　 　　选择适当的分频比M和N，即可得到期望的输出频率，这也是最常用的间接频率合成方法。 　　 此锁相环频率合成器的噪声模型如图2所示，定义前向传递函数： 　　 　　则各噪声源至输出的传输函数为： 　　 　　可以看出：当ω→∞，Tfwd →0，由于VCO及LF的低通特性，使得Tin、Tdet、Tdiv→0，且Tvco→1，即高频时，VCO噪声在噪声性能中起主导作用；ω→0时， Tfwd→∞，直流状态下有Tin、Tdiv →N， Tvco→0，即在低频段，PLL的噪声主要来自于OSC、PFD/CP、FD等模块，而VCO的噪声削弱很多。 　　 一个包含抖动（jitter）的信号在时域可以表示为： 　　 　　 若使用相位形式则可以写成： 　　 　　 图3 中可以看出理想信号每个沿的起始点在时间轴上间隔相等；而实际的近似周期性信号相应沿的起始点偏离了理想位置，其周期有微小的变化。此时称实际波形有抖动（Jitter）。按照国际电信同盟( International Telecommunications Union, ITU ) 的定义[3]，Jitter指在时间轴上的特定有效瞬间, 信号在他们理想位置前后较小区间内的抖动。不同的有效瞬间(时间轴上有间隔的不同位置) 抖动的幅度是不同的。单位间隔(UI，Unit Interval) 是为度量抖动幅度引入的一个参数，一般定义：一个UI等于一个信号周期的一半。抖动的幅度可以用2种方式度量：一种是绝对时间Tj，他是信号实际位置和理想位置的时间差，单位通常是ps (即10e-12s)；另一种是相对幅度，等于(T/UI)×100%。定量表述抖动幅度的指标则有：抖动的幅度区间(Period Jitter)、峰峰值(Peak