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S698M SoC芯片中Cache控制器设计与实现 　　摘要：高速缓冲存储器Cache在微处理器中已经成为至关重要的一部分，它的使用能有效地缓和CPU和主存之间速度匹配的问题。本文以32位S698M微处理器的高速缓冲存储器Cache为例，分析了Cache的体系结构和关键技术，阐述了S698M中Cache的基本访存过程。该芯片已采用新加坡特许半导体0.18微米CMOS工艺流片成功。 　　关键词：哈佛体系结构；直接映像；写直达；Cache一致性；指令Cache；数据Cache 　　 　　The Design and Realization 　　of Cache Controller in S698M SoC Processor 　　 　　HUANG Lin1, CHEN Di-hu1, LIANG Bao-yu2, JIANG Xiao-hua2, YAN Jun2 　　（1.School of Physics Engineering, Sun Yat-Sen University, Guangzhou, 510275, China 　　2.Orbita Software Engineering Inc.Zhuhai, 519080,China） 　　Abstract: Cache is a significant part in modern microprocessor. It solves effectively the matching of speed between CPU and main memory. This paper analysis the architecture and key technology of Cache memory, describes basic access memory processing of Cache memory based on a 32-bit RISC microprocessor chip named “S698M”. This SoC processor has been manufactured successfully using Chartered 0.18?mCMOS technology. 　　Keywords: Harvard architecture;Direct-Mapped;Write Through;Cache coherent;I-cache;D-cache 　　 　　1 引言 　　 　　 随着微电子制造工艺技术的不断提高和微处理器体系结构的改进等多重技术作用的发展，使得CPU的速度快速增长。要使系统性能整体提高，在CPU速度增长的同时，必然要求系统的存取速度能够与CPU匹配。然而主存DRAM的速度提高远不能满足CPU速度的要求，据统计，CPU和存储器DRAM之间的性能差异以每年50％左右的速度增长，使存储器较长的访问时间成为系统整体性能提升的瓶颈。为了解决高速CPU和低速主存之间速度差异的矛盾，高速缓冲存储器－Cache设计思想应运而生。本文以S698M微处理器的cache控制器为例，介绍了cache的基本原理和工作流程以及Cache在S698M微处理器中是如何设计和实现的。 　　 　　2 Cache概述 　　 　　 高速缓冲存储器（Cache）位于CPU与主存之间，通常采用静态存储器（SRAM）构成，具有规模小，存取速度快等特点。其基本工作原理是用以保存CPU最常访问的部分主存数据，当CPU读取数据时，首先检查Cache中是否有该数据，如果有，称之为“命中”，直接从Cache中读取；如果没有，称为“不命中”，CPU在主存中寻找到该数据，然后通过数据总线传送给CPU，并且把该数据所在的块传送到Cache中。这种设计方式是以访存的局部性原理为理论基础的。即CPU对存储器的访问并不是随机的，而是存在着时间局限性和空间局限性，“在任何一段时间内，程序都趋于访问较小的一段地址空间，CPU存取指令或数据的操作在时间和空间上往往都集中在一定的范围内进行。”由于CPU反复访问的数据通常放在相邻的存储单元中，可以把这批可能被反复读写的数据预先写入Cache中，当CPU在一定的时间内读取数据时，就能避开低速的主存储器直接从高速的Cache中调用，这样可以有效地缩短CPU的等待时间，从而提高CPU的存取速度。由此可见，Cache能很大程度地提高CPU的整体性能，一个设计良好的高性能Cache在CPU设计中是至关重要的。 　　S698M微处理器是欧比特（珠海）软件工程有限公司自主研制的S698系列的第三代32位SOC芯片，专门针对恶劣环境所研制。S698M遵循SPARC V8标准，时钟频率最高可达166MHz，其内