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一种RRU中频数字收发的设计 　　摘要：介绍一种射频拉远单元(RRU)中频数字收发的设计。提出基于FPGA和高速模数/数模转换器的硬件系统的实现方法和设计注意事项，实现一种全系统时钟同步方案。描述软件系统中各模块的基本原理和功能，给出CPRI等模块的具体实现。给出RRU中频数字收发的相关测试结果。 　　关键词：射频拉远单元；通用公共无线接口；时钟同步；数字上变频；数字下变频 　　中图分类号：IN91　文献标识码：A　文章编号：1671－7597(2011)0220054－01 　　 　　0、引言 　　 　　随着通信技术的不断发展，人们要求基站性能不但提升的同时，不断压缩其体积和重量，并且希望基站的几个模块能够按照需要进行灵活组合，这直接导致分布式基站的发展。分布式基站采用射频拉远技术，将基站的基带单元(BBU)和射频拉远单元(RRU)分离，分别作为单独的部分。与传统一体化基站相比，分布式基站具有配置灵活、工程建设方便和环境适应性强等优点。通用公共无线接口(CPRI)联盟是一个工业合作组织，致力于从事无线基站内部无线设备控制中心及无线设备之间主要接口规范的制定工作。CPRI规范重点放在硬件依赖层(物理层和数据链路层)的点对点链路端口上，定义了数字基带信号的传输格式，对RRU的远端维护等功能作了定义。下面主要介绍基于CPRI接口的RRU中频数字收发的原理和工程实现。 　　 　　1、RRU的工作原理 　　 　　RRU主要负责无线信号的射频与中频处理，其内部原理框图如图1所示。本文主要介绍RRU中频数字收发，关于混频器、低噪放以及功放等模拟部分不做过多介绍，缩略为图1中左侧的RRU中射频部分。受现有器件水平的限制，RRU数字化是在中频上完成的。 　　天线收到的射频信号经过前端处理后变为中频信号，送给ADC进行模数转换，在FPGA内完成数字下变频(DDC)操作而得到基带I/Q数据，再将数据按照CPRI协议进行组帧，经光模块变换为光信号送给BBU。发送时，RRU从BBU处接收光信号，经光模块光电转换和FPGA解CPRI帧后得到基带I/Q信号，基带信号经过数字上变频(DUC)和D/A变换后，变成中频模拟信号。最后变换为射频信号从天线发射出去。 　　 　　2、硬件电路设计 　　 　　RRU中频数字收发的硬件电路设计以FPGA为核心，通过光收发模块完成与BBU之间的数据通信，以ADC和DAC为桥梁来完成与RRU中射频部分的数据交换。时钟去抖和PLL模块接收FPGA送来的光纤恢复时钟，经过降抖动处理和锁相倍频后送给ADC和DAC作为采样时钟，同时送给中射频单元作为本振信号。 　　选用采样率为210MSPS的高速ADC，满刻度差分输入为2Vp-p，分辨率为14bit，LVDS和CMOS两种输出电平可选。考虑到输出信号的回流以及干扰/抗干扰性，本设计中采用LVDS输出电平。DUC/DAc采用一种IGSPS的正交数字上变频器，通过SPI串口配置，可以在其内完成内插、滤波和正交变换等DUC操作，为FPGA省去了这些高速率的信号处理工作，降低了FPGA的资源和功耗。 　　时钟去抖和PLL模块主要由时钟同步器件、时钟合成器件以及高稳定度晶振等组成。时钟同步器件的核心部分为一个由数字鉴相器、数字环路滤波器以及DDS/DAc等构成的数字锁相环电路。DUC/DAC的输出时钟经过滤波分频后反馈至数字鉴相器输入端与参考输入时钟比较相位，相位误差经数字滤波后转变为DDS控制字来产生新的输出，这就形成了一个锁相环回路。锁相环锁定后，时钟同步器件的输出时钟与参考输入时钟同相，同时输出时钟又是DDS产生的，而DDS的主时钟为高稳晶振，故输出时钟的相噪很低。可以看出，时钟同步器件对参考输入时钟进行了净化处理。时钟合成器件采用低相噪的锁相环(PLL)芯片，具有多路LVPECL、LVDS和CMOS电平输出，附加抖动为275fs。 　　本设计中，FPGA的GXB模块(吉比特收发器)从BBU送来的光纤数据流中恢复出接收时钟，此接收时钟抖动和相噪较大，需送给时钟同步器件的参考输入端作净化处理。时钟同步器件将净化后的输出时钟送给时钟合成器件作锁相倍频、分频和扇出处理后，给ADC/DAC作采样时钟以及中射频单元作本振时钟。可以看出，RRU上的处理时钟都是源于BBU的光纤数据流，而此数据流是与BBU的处理时钟同步的，故RRU与BBU构成的整个无线收发系统的时钟完全同步。 　　 　　3、FPGA软件设计 　　 　　3.1CPRI接口的FPGA实现 　　CPRI接口程序框架如图2所示。CPRI成帧模块对控制管理数据进行预成帧处理，将控制字等信息插入到超帧中的对应位置，同时将DDC送来的I/Q数据交织插入到超帧的数据容器(AxC)中以完成CPRI成帧