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基于FPGADVBS2中IRA码编码器设计实现 　　中图分类号：TN 文献标识码：A 文章编号：1007-0745（2008）06-00 　　 　　摘要：介绍了一种用FPGA实现DVB-S2中IRA码编码器的设计方法。设计采用RAM组和FIFO组配合使用的方法，有效解决了校验矩阵储存和校验位生成等难点问题。用Verilog语言实现了DVB-S2的编码器，得到的FPGA综合报告表明，在占用硬件资源不大的条件下，编码器符合DVB-S2标准的要求，能够被标准所运用。 　　关键字：DVB-S2；IRA码；FPGA；编码器 　　 　　 1、引言 　　 　　 DVB-S2[1]是欧洲数字视频广播（DVB）组织在2004年制定的第二代卫星广播标准。DVB-S2标准采用BCH码与LDPC码级联的前向纠错（FEC）系统，其性能接近理论极限。DVB-S2提供了11种纠错编码比率，以适应不同的调制方式和系统需求，并引入了64800和16200两种LDPC码长，码长极长是其性能优异（距香农限仅0.7dB，比DVB-S标准提高了3dB）的原因之一。LDPC码的编码通常非常复杂，其复杂度与码长的平方成正比。DVB-S2的编码实现对于整个标准的开发运用和推广起着十分重要的作用，本文基于这一原因，对DVB-S2标准中的LDPC码的编码规则进行了深入研究，针对其特点用FPGA实现其编码系统，在占用较少硬件资源的条件下，核心的编码处理频率为63.725MHz，可以满足DVB-S2标准应用的需要。 　　 　　2、DVB-S2中的LDPC码编码方法 　　 　　根据DVB-S2标准，其LDPC码的编码任务是由 　　个信息位 得到 个奇偶校验位 　　 ，最后得到码字 　　。具体过程概括为：①初始化校验位：。②计算信息位对奇偶校验位的贡献，计算公式为 ， 　　(1) 　　其中， 是第个校验位，是第 个信息位， 　　是奇偶校验位的个数。表示奇偶校验位的地址取DVB-S2标准附录B和C提供的相应地址列表的第行的数据。 是由码率R决定的常量，计算公式为： 　　 　　 　　DVB-S2标准中给出了长码和短码对应的不同码率的 　　值。从这一步可以看出，DVB-S2中的码有周期为360的循环结构，极大程度降低了编译码复杂度，且有利于硬件实现。③按下式计算，获得最终的奇偶校验位： 　　 ， 　　这样便得到码长为 的LDPC码的码字。 　　 　　3、DVB-S2中的IRA码编码器结构 　　 　　通过对编码规则中（1）和（2）式的研究，我们构造出了DVB-S2标准中的LDPC码的校验矩阵，推导出其校验矩阵H包含两部分，具有如下形式[2]：H=[H1H2]。其中H1是一个稀疏的的矩阵，对应着编码规则的第二步，(1)式即为H1的生成方程。H2由（2）式推导出，它是一个满秩的 的矩阵，每列有两个非零元素。由此可知，DVB-S2采用的LDPC码实际上是IRA[3]码。通过对DVB-S2中IRA码的编码规则的分析，其编码可以通过两步来实现。首先，BCH码的编码输出d乘以稀疏矩阵，生成中间结果 。然后对中间结果进行微分编码得到奇偶校验位 ，即可得到奇偶校验位和信息位组成的码字 　　。矩阵 为上三角矩阵，它实际上是一个微分编码器（也叫累加器）的生成矩阵，其数学表达式为式(2)。图1给出了DVB-S2中IRA码所采用的编码器的结构，其中环节是以它为传递函数的微分编码器，它对应矩阵 。由此可见，DVB-S2中IRA码所采用的编码器结构简单，且具有较低的复杂度。 　　 　　4、DVB-S2中的IRA码的编码器FPGA实现 　　 　　编码器实现主要是通过校验矩阵进行编码，由于DVB-S2标准选用的IRA码码长比较长（其中短码长为16200），因此如何有效存储校验矩阵以及校验位如何生成是两个难点问题。我们通过对几种硬件实现方法进行比较发现，按照DVB-S2标准给出的编码规则进行FPGA实现就是一种最好的方法。首先，它能在占用最少存储资源的情况下将校验矩阵有效地存储于RAM中，其代价是牺牲并不复杂的数字计算。其次，校验位的生成则可以通过灵活运用RAM的读写操作实现。综合考虑IRA编码器的特点和FPGA设计的实际情况，采用流水线结构设计编码器。同时考虑到系统信息位输入和码字输出的连续性，设计中使用了多个RAM和FIFO，运用乒乓操作的思路配合实现。设计编码器时，根据处理中不同的作用可以把它们分为两个功能模块组：校验位生成模块组和码字输出模块组。下面对这两个模块组的组成和功能分别介绍，具体的FPGA的算法结构图见图2。 　　4.1 校验位生成模块组。校验位生成模块组主要由一个输入FIFO处理模块、一个存储计算校验位地址的RAM模块和一个存储校验位数值