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基于SystemVueLMS自适应滤波器设计及其FPGA实现 　　摘 要 本文介绍了一种基于FPGA的LMS自适应滤波器实现的新方法，通过LMS算法以及FIR滤波器原理，详细地介绍了用SystemVue进行系统的设计以及算法的仿真，并使用其Code Generator功能产生了Verilog HDL代码，经过ModelSim进行RTL级仿真后在FPGA上实现。 　　关键词 SystemVue；LMS算法；自适应滤波器；FPGA；ModelSim 　　中图分类号 TN91 文献标识码A 文章编号 1674-6708（2014）115-0231-03 　　0 引言 　　自适应滤波器具有在未知环境下良好运行并跟踪时变输入统计量的能力，使得自适应滤波器成为信号处理和自动控制应用的强有力手段。实际上，自适应滤波器已经成功地运用于通信、雷达、声呐、地震学和生物医学工程等领域。用FPGA硬件实现的数字滤波器能很好的解决并行性和速度问题，而且其具有灵活的可配置特性和优良的抗干扰能力。通常是通过编写硬件描述语言（HDL）来实现基于FPGA的数字滤波器，但这种方式开发周期长、难度较大且容易出错。本文利用系统级开发工具SystemVue进行系统建模并算法验证，生成了Verilog HDL代码，同时结合多种EDA工具对代码进行验证，设计出了基于LMS算法的自适应滤波器，这种开发方式具有开发周期短、易于实现及可靠性高的优点。 　　1 LMS自适应滤波器基本理论及其结构 　　自适应滤波器是带有一定的自适应算法来更新系数的滤波器，故可以运用在未知的和不断变化的环境中。自适应算法通过调整滤波器系数来决定滤波的特性，一种典型的性能标准是基于误差信号， 即滤波器的输出信号和期望响应之差。其中最小均方误差（ Least Mean-Square，LMS） 算法因适合于硬件实现而被广泛应用。LMS自适应滤波器的理论基础是维纳的最优滤波理论。如图1所示，u（n）、y（n）、d（n）、e（n）分别为输入信号、输出信号、期望响应和误差信号，可调抽头系数为wm（n）， m = 0， 1， … ， M-1， 其中M为滤波器长度，n表示系数随时间变化。 　　仿真参数设置为：系统时钟频率为1MHz，仿真时间为0.9207ms。仿真后的性能指标如图4和图5。从图4输出的误差信号可以知道，经过时间t=363μs，系统的误差信号趋近于零；系数输出如图5，此时，系数为w0=0.497， w1=0.965， w2=-0.971， w3=-0.501， w4=-1.455，与图3中FIR滤波器的系数比例基本一致，故算法得到了验证。 　　3 LMS自适应滤波器的RTL级仿真及FPGA实现 　　系统在SystemVue平台上进行仿真得到验证后，使用其HDL Code Generator生成Verilog HDL代码。由于在SystemVue上进行的仿真是算法级仿真，是对系统的性质进行仿真的，而硬件描述语言属于RTL级，是对硬件进行描述的语言，因此算法级仿真不一定与硬件情况相符合，故需要对生成的Verilog HDL代码进行RTL级仿真。 　　ModelSim是一款主要应用于HDL仿真的软件，为调试设计提供了强力的支持。在仿真过程中，ModelSim可以独立完成HDL代码的仿真，还可以结合FPGA开发软件对设计单元进行时序仿真，得到更加真实的仿真结果。多数的FPGA厂商都提供了和ModelSim的接口，使得设计者在器件的选择和结果的掌握上更加得心应手。 　　通常情况下，需要将HDL代码与编写好的测试文件（Testbench）以及测试向量（Test Vector）在ModelSim中编译后仿真，但编写过程消耗大量时间，且易出错。SystemVue提供了方便的解决方案，在该平台下调用ModelSim联合仿真，而测试向量即激励源，是图3中输入到端口Signal_In和Desired_Signal的信号，这样节省了大量的时间，提高了开发效率。 　　图6为仿真的结果，在图3所示的输入激励源下，系数通过LMS算法收敛后的调整，为w0：w1：w2：w3：w4=8039：16006：-16188：-8165：-24293，比例接近于图3中已知的FIR滤波器中的系数比例，即通过LMS算法调整的自适应滤波器与已知的FIR滤波器趋于相同，从而进一步验证了使用SystemVue构建的模型以及其所生成代码的正确性。 　　Synplify pro是Synopsys 公司提供的专门针对FPGA和CPLD实现的逻辑综合工具，综合就是从硬件的寄存器传输级转换为门级结构描述，包括把硬件描述语言编译成已知的结构元素；运用一些算法进行面积和性能优化，使设计在满足给定性能约束的前提下，面积尽可能的小；将设计映射