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基于FPGA256位CPU中定点算术逻辑器件设计 　　摘 要：文章首次提出了一种由FPGA构成的256位定点算术逻辑ALU，此ALU器件运行速度快结构简单，而且占用硬件资源少，此ALU器件基于现场可编程门阵列来构成，使用VHDL语言模块化的设计实现，可以将器件设计为独立的IP核，能够嵌入到各种宽位CPU中完成高性能计算机内核的设计。 　　关键词：FPGA；CPU；运算器件 　　1 概述 　　本器件由五大部分构成：（1）乘法器阵列（2）除法器阵列（3）加减法和逻辑运算综合单元（4）桶型移位寄存器（5）数据通道选择器。乘法器阵列和除法器阵列可以进行256位的乘法除法；加减法和逻辑综合单元可以实现定点数的补码加减法和多种逻辑运算；桶型移位寄存器可以快速实现逻辑左移、右移、算术左移右移以及循环左移右移；数据通道选择器用于选通输入数据通往各运算单元的流向。此外还设置有8个256位的通用数据寄存器，用于存放运算的中间结果和最终结果。 　　2 本器件各个部分的主要 VHDL源程序 　　（1）乘法器阵列的源程序CFQZL.VHD 　　LIBRARY IEEE； 　　USE IEEE.STD_LOGIC_1164.ALL； ENTITY CFQZL IS PORT （ABIN：IN STD_LOGIC； DIN：IN STD_LOGIC_VECTOR （255 DOWNTO 0） COMPONENT ARICTL DOUT：OUT STD_LOGIC_VECTOR （255 DOWNTO 0））； END； CFQZL ARCHITECTURE ART OF ANDARITH OUT COMPONENT ANDARITH IS BEGIN USE IEEE.STD_LOGIC_1164.ALL；ENTITY MULTI128X8 IS PORT（CLK：IN U4：ADDER 2558B LIBRARY IEEE USE IEEE.STD_L ：STD_LOGIC_VECTOR（2 DOWNTO EGIN PROCESS（CLK）ARIABLE AA：INTEGER RANGE 0 TO 1； BEGINIF CLKEVENT AND CLK=1THENAA：=AA+1； END C； DOUT：OUT STD_LOGIC_VECTOR（15 DOWNTO 0））； ND MULTULTI128X8 ISPORT（CLK：IN STD_LOGIC；START：IN STD_LOGIC； CLKOUT：OUT STD_LOGIC ARI ARIEND=ARIEND）； U3：ANDARITH PORT MAP（ABIN=QB，DIN=A，DOUT=ANDSD） =ANDSD， S=DTBIN（7 DOWNTO 0），COUT =DTBIN（8））； U5：REG16B PORT MAP（CLK =INTCLKTBIN， Q=DTBOUT）；PROCESS （ABIN，DIN） BEGIN FOR I IN）ABIN； END LOOP； END PROCE END 　　（2）除法器阵列的源程序cufazl.VHD 　　LIBRARY IEEE； 　　USE IEEE.STD_LOGIC_1164.ALL； ENTITY cufazlB IS PORT （CLK：IN STD_LOGIC； CLR：IN STD_LOGIC； D：IN STD_LOGIC_VECTOR （256 DOWNTO 0） Q：OUT STD_LOGIC_VECTOR（256 DOWNTO 0））；ND MULTULTI128X8 ISPORT（CLK：IN STD_LOGIC；START：IN STD_LOGIC； CLKOUT：OUT STD_LOGIC AND CLK = 10）BEGINTMP：=D1D2D3STD_LOGI 　　C）ENDCOMPONENCASE 0011WHEN RC；PORTMAP（CIN=GNDINT，A=DTBOUT（15 DOWNTO 8）STD_LOGIC； START：IN STD_LOGIC； A：IN STD_LOGIC_V END SEL_ARC；OUT ECTOR（7 DOWNTO 0）； B：IN STD_LOGIC_：SREG8B PORI128X8； ANTCL 　　K， LOAD= RSTALL：OUT STD_LOGIC RSTALL. DIN=B， QB=QB）；ARIEND：LIBRARY IEEE； USE IEEE.STD_LOGIC_1164.AL ENTITY SEL IS PORT（CLK：IN STD_LOGIC；a：OUT INTEGER BEGIN IF CLR =