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基于FPGADDS技术在巨磁阻涡流探伤中应用 　　摘 要：文中设计了一种基于FPGA的14位高精度DDS作为巨磁阻传感器涡流探伤仪的激励源。该激励源不仅可以输出14位正弦激励信号，还可以通过NISOⅡ主控模块对输出波形的频率进行调节。实验结果表明，该激励源可实现从0～1 MHz频率的调节，且频率分变率可达0.02 Hz。 　　关键词：DDS；高精度；FPGA；激励源 　　中图分类号：TP39；TN741 文献标识码：A 文章编号：2095-1302（2017）10-00-03 　　0 引 言 　　随着巨磁阻传感器涡流探伤技术的不断发展，对激励源信号的稳定度、精确度和频率可调范围要求越来越高，而以振荡器作为激励源，只能产生频率在小范围可?{的激励信号，无法系统地满足要求。为解决这些问题，就需要用到直接数字频率合成技术。直接数字频率合成 （Direct Digital Synthesis，DDS）是一种以数字信号处理作为理论基础，产生基于参照时钟的输出信号频率可调的精密仪器[1]。本文介绍了一种基于FPGA的14位高精度DDS的设计方法。该方法不仅可以实现信号在较宽频率范围的连续变化，且输出精度高，成本低廉，便于移植和采集。 　　1 DDS的基本原理 　　直接数字频率合成在奈奎斯特理论条件下对信号进行离散采样，然后将采样结果送给数模转换器对信号进行数模转换，最后再将转换后的信号经过低通滤波器实现时域采样[2]。而直接数字频率合成的实现一般利用相位与振幅的关系，对波形的相位进行分段，并分配相关地址。在每个时钟周期，这些地址被提取，相关振幅采样，形成预期波形。DDS系统框图如图1所示 　　2 利用FPGA实现DDS的设计 　　高速、高性能的数字器件是实现直接频率合成的技术基础。而FPGA具有数据处理速度高、集成规模大、现场可编程以及具有强大计算机辅助设计软件支持等优点[3]，使得它非常适合用来实现直接频率合成。故本文选用Cyclone Ⅳ型FPGA中的EP4EC6芯片并使用设计软件Quartos II来完成DDS信号发生器的设计。 　　2.1 相位累加器模块设计 　　相位累加器模块是DDS系统用来实现相位累加和存储的部分，其输出的结果为幅值转换ROM表的寻址地址[4]。相位累加器由数字全加器和寄存器两部分组成，由于系统使用的时钟频率为125 MHz，要求频率分辨率为0.02 Hz，故本系统设计的相位累加器模块如图2所示，由32位全加器和32位寄存器组成。 　　图2 32位相位累加器设计图 　　由图2可知，当时钟的上升沿到来时寄存器中的数据会被送到全加器的a端口，与b端口的频率控制字fow相加，并将相加的结果再存到寄存器中，如此在时钟信号的推动下相位累加器就实现了相位序列的量化。DDS输出信号的一个周期就是相位累加器的一个周期，即相位累加器的加满溢出时间[5]。 　　2.2 正弦波ROM与压缩优化的设计 　　ROM的计算公式为2N×D，其中，N为ROM的地址位数，D为数据量化位数，故N（ROM地址位数）越大，查找表所需的空间越大[6]。因此，在设计DDS时，应选择一个合理的N，并根据波形特性，运用ROM压缩算法对ROM进行压缩以减少ROM单元数量。本系统选择了32位频率控制字并以高15位用于生成ROM地址，将ROM数据量化为14位的输出，ROM为215×14 b。如果不对ROM进行压缩，ROM所需空间就很大，故本系统采用粗细分割算法对ROM进行压缩并抑制DDS的相位杂散。 　　由于ROM的大小制约了查找表方法的发展，也为DDS引入了杂散误差。因此通过压缩数据可进一步压缩ROM的大小并抑制DDS的杂散[7]。本文采用了粗细分割算法对数据进行压缩，其结构如图3所示。在这种体系结构中，相位值θ分为三个组成部分，即α，β和η，故公式sin（θ）可以表示为： 　　由图3可知，粗值ROM中储存低分辨率采样，细值ROM储存插值样品，再通过加法器将两个ROM的输出相加合成正弦函数。 　　由上述讨论可知，粗细分割法可以压缩ROM的大小并改善DDS的杂散，故本文以相位累加器的高15位作为ROM的寻址地址，以15位地址的最高位和次高位分别作为符号转换和地址转换模块的使能信号，且其余13位作为ROM的数据地址。在ROM中存储[ 0 ～π/ 2 ]的正弦波数据，然后根据粗细分割法将ROM的13位数据地址分割为（6，4，3）三部分，0≤α≤π/2，0≤β≤π/27，0≤η≤π/211。该算法将一个有2（α+β+η）存储单元的ROM分割为两个大小分别为2α+β和2α+η存储单元的ROM。由于精细表的数值很小，故只需要使用三位输出即可。由此可以得到数据的压缩比大约为29∶1。本文所设计的ROM压缩模块如图4所示。 　　2.3 V