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基于FPGA与W5100网络传输系统 　　【摘要】本文通过分析现场可编程门阵列（FPGA）在数据处理中的优势和W5100固体网络芯片的特点，采用FPGA与W5100相结合的方式，设计一种网络传输系统，使得该系统具有高性能的逻辑功能、信号处理功能和网络传输功能，同时具有硬件结构简单、软件开发简便和可移植性强等特点。 　　【关键词】FPGA；W5100；以太网；TCP/IP协议 　　1.引言 　　使用现场可编程门阵列（FPGA）器件设计数字电路，不仅可以简化设计过程，而且可以降低整个系统的体积和成本，增加系统的可靠性。具有工作速度快、设计灵活和可靠性高等优势，其应用领域从原来的通信扩展到消费电子、汽车电子、工业控制、测试测量等广泛的领域，越来越多的系统厂商选择用FPGA来实现最终产品。[1] 　　在远程工业控制、远程测试测量等应用领域中，通过FPGA测试和处理的数据往往经网络高速传输给其他系统，一种方法是将数据由FPGA发送给由MCU与网络接口芯片相结合组成的网络传输模块[2][3]，另一种方法采用FPGA的逻辑资源综合网络通信协议，再通过PHY芯片将数据传输到物理层[4]。前者使得设计复杂，而且网络传输速率相对较低，后者需开发者耗用大量时间和精力开发FPGA软件，并且占用大量FPGA片上逻辑资源，即便如此，可靠性仍需进一步提高。 　　W5100固体网络芯片将TCP/IP协议栈、以太网的MAC和PHY三种功能集为一体。具有与MCU接口的并行总线接口，还增加了SPI串行总线接口。大大简化了硬件电路设计，使系统在没有操作系统的支持下，真正实现了单芯片接入以太网的目的[5]。 　　本文采用FPGA与W5100固体网络芯片相结合的方式设计网络传输系统，只需采用FPGA对W5100进行简单的逻辑控制，就可实现网络传输功能，该系统即具有FPGA并行高性能的特点，又能使FPGA实现网络传输功能模块的软硬件设计简化，调试方便，可靠性高。 　　图1 W5100结构框图 　　2.W5100网络接口芯片 　　2.1 总体介绍 　　W5100是一款多功能的单片网络接口芯片，内部集成有10/100以太网控制器，主要应用于高集成、高稳定、高性能和低成本的嵌入式系统中。内部集成了全硬件的、且经过多年市场验证的TCP/IP协议栈、以太网介质传输层（MAC）和物理层（PHY）。硬件TCP/IP协议栈支持TCP，UDP，IPv4，ICMP，ARP，IGMP和PPPoE，这些协议已经在很多领域经过了多年的验证。其功能框图及基本外围连接如图1所示。 　　2.2 工作原理 　　3.FPGA与W5100硬件接口设计 　　FPGA具有丰富的IO引脚资源，并且IO引脚通过配置可兼容1.8V、3.3V、5V等多种电平标准，W5100提供与微处理器的接口有3种：直接总线接口，间接总路线接口和SPI模式。为了快速传输数据，同时考虑到FPGA具有丰富的IO引脚资源，本系统采用直接总线接口。采用15位地址线、8位数据线、另加＼CS、＼WR、＼RD、＼INT及＼RESET等信号线。FPGA可以与W5100灵活接口，每个被W5100使用的功能引脚都直接与FPGA的IO引脚相连，只需通过FPGA的开发软件对相应引脚进行编程配置即可。硬件系统的接口电路如图3所示。 　　4.FPGA逻辑设计 　　4.1 读写控制 　　FPGA主要通过控制读写W5100的通用寄存器、套接字寄存器和内部收发存储器来完成网络数据通信，以对寄存器的读为例说明用FPGA实现对W5100读写的过程，图4为W5100的读时序图。 　　图4 W5100的读时序图 　　图4中定义了各控制引脚的时序逻辑关系，表1列出了各引脚的时序约束关系，只需在FPGA中实现该逻辑关系即可实现对寄存器/存储器的读操作，用有限状态机来实现读写时序，采用有限状态机是为了避免出现逻辑混乱。以读时序为例，选用10MHz的时钟来进行数据和地址的读操作，即读周期为100ns，用50MHz的时钟来控制状态机，状态如图5所示。 　　4.2 工作过程控制 　　FPGA为并行系统，为了使图2的各工作状态按流程图进行，需运用图6所示的有限状态机对各工作流程进行控制。 　　。 　　5.结束语 　　本文通过FPGA控制W5100固体网络芯片实现网络数据传输功能，通过UDP测试，该系统的网络传输速率最高可达到70000kbps，使FPGA在具备高性能的信号处理与控制处理能力的前提下，通过简单的控制即可进行网络数据传输，节约了硬件资原，减少了软件开发开支，具有简单、可靠、价格低廉等优点。该方法可广泛应用于工业控制、野外测试测量等需远程数据采集与处理和数据通信等领域。 　　参考文献 　　[1]王红，彭亮，于宗光.FPGA现状与