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基于FPGA新DDSPLL时钟发生器 　　摘要：针对直接数字频率合成（DDS）和集成锁相环（PLL）技术的特性，提出了一种新的DDS激励PLL系统频率合成时钟发生器方案。且DDS避免正弦查找表，即避免使用ROM，采用滤波的方法得到正弦波。 　　关键字：DDS；PLL；正弦波查找表；ROM；相位控制字；频率控制字 　　 　　1.引言 　　 　　高性能合成频率广泛应用在现代通信、雷达和电子测量等技术领域中。频率合成方法主要有3种： 　　(1) 直接合成法，它利用混频器、倍频器、分频器和带通滤波器完成对频率的算术运算。 　　(2) 应用锁相环PLL（Phase Locked Loop）的频率合成，虽然具有工作频率高、宽带 、频谱质量好的优点，但频率分辨率和转换速率都不够高。 　　(3) 最新的频率合成方法是直接数字频率合成DDS（Direct Digital Synthesis）,是从相位概念出发直接合成所需波形的一种新的频率合成技术。它在相对带宽、频率转换时间、相位连续性、正交输出、高分辨率以及集成化等一系列性能指标方面已远远超过了传统频率合成技术。当累加器的Ｎ很大时,最低输出频率可达Hz、mHz甚至μHz级。也就是说：DDS的最低合成频率接近于零频。如果fc为50MHz,那么当N为48位时,其分辨率可达179nHz。转换时间最快可达10ns的量级,这都是传统频率合成所不能比拟的。 　　DDS的两个明显不足限制了其进一步的应用：一是因受限于器件可用的最高时钟频率， 致使合成频率不能太高，输出信号的频率上限基本上是在HF或VHF频段上，比PLL合成技术以 及直接模拟合成技术得到的信号频率低；二是输出频率杂散分量较大，频谱纯度不 如PLL。 从基本原理而言，PLL是模拟的闭环系统，而DDS是全数字的开环系统，二者是两种不同的频 率合成技术，采用将二者结合构成DDS+PLL组合系统来互相补充，可以达到单一技术难以达 到的应用效果。 　　 　　2.传统的DDS框图 　　 　　 传统的DDS框图如图1所示。 　　 该DDS系统的核心是相位累加器，它由一个加法器和一个相位寄存器组成，每来一个时钟，相位寄存器以步长增加，相位寄存器的输出与相位控制字相加，然后输入到正弦查找表地址上，正弦查找表包含一个周期正弦波的数字幅度信息，每个地址对应正弦波中0～360°范围的一个相应点。查找表把输入的地址相位信息映射成正弦波幅度的数字信息，驱动DAC，输出模拟量。 　　 设相位累加器的位宽为2N，sin标的大小为2p,累加器的高P位用于寻址sin表，时钟（clock）的频率为fc ,若累加器的步长为频率控制字M ，则产生的信号频率为: 　　 　　3.PLL工作原理框图 　　 　　 锁相环（PLL）的工作原理框图如图2所示。首先鉴相器把输出信号θout和参考信号θin的相位进行比较，产生对应于两信号相位差大小的误差电压Vpd ，Vpd经过环路滤波器的过滤得到控制电压Vcont，Vcont调整VCO的频率向参考频率靠拢，直至最后两者频率相等而相位同步实现锁定。 　　应用锁相环PLL（Phase Locked Loop）的频率合成，虽然具有工作频率高、宽带 、频谱质量好的优点，但与DDS相比，也有一些不足：输出分辨率小，输出频率变换时间小，调频范围也不如DDS大，相位噪声是DDS优于PLL的最大优势，另外，由于DDS可以完全用数字实现，所以PLL在体积、集成度、功耗及设计方便程度等方面均不如DDS。 　　 　　4. DDS+PLL 　　 　　 DDS和PLL这两种频率合成方式不同，前者是全数字的开环系统，而PLL是一种模拟闭环系统，各有各的特点，不能相互替代，但可以相互补充。所以在实际应用中往往是采用DDS/PLL混合方式（图3）。该方法将DDS输出的中频信号作为PLL倍频器的参考频率，利用PLL将信号变换到所需的频率。这种方式既保留了DDS的频率分辨率高和频率切换速度快的特性 ，又弥补了DDS输出频率较低的不足，同时PLL环路的带通滤波可以对DDS的带外杂散有抑制作用。该方案的优点是电路结构简单、成本低、易于控制、易于集成，从而得到广泛的应用。 　　之所以说是新的DDS+PLL系统，是由于传统的DDS中正弦查找表一般由ROM存储，而本文所提到的DDS由于没有正弦查找表而不需额外的ROM，因此更节省硬件，控制也更简单。 　　其工作过程是：频率控制字决定DDS的频率，而通过相位控制字调节相位，在用FPGA实现的系统中，可以通过MCU来控制写入频率控制字，从而改变输出频率，而如果将上述系统改为闭环系统，将输出再与输入进行鉴相，相位差作为相位控制字输入到系统中，则此DDS+PLL系统还可以实现锁相。 　　在一般的