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基于多DSPMPEG2高速视频压缩系统设计与实现 　　摘要：介绍了一种高速视频采集压缩系统的实现。该方案能够采集camera link 摄像机视频信号或制式为PAL的视频信号；对采样后的数字视频数据用四个DSP(TI C6416)进行实时压缩处理并存储记录。数据压缩采用视频压缩标准MPEG－2；处理速度达到75 fps（720×576灰度图像）。?? 　　关键词：MPEG－2； 数字信号处理器； cache优化 　　中图分类号：TP391文献标志码：A 　　文章编号：1001－3695(2007)08－0236－03 　　 　　MPEG－2 标准制定于1994年，是建立在MPEG??1之上的音视频编/解码标准。其设计目标是实现高级工业标准的图像质量以及更高的传输率。它主要应用在没有色度、畸变要求场合的高质量视频，数据速率为1.1~20 Mbps。MPEG－2能够提供广播级的视像和CD级的音质。它不仅能录制电视节目，而且还是为录制高清晰度、高质量的动态图像而开发的，能够存储比MPEG??1清晰度更高的动态图像。除了作为DVD的指定标准外，MPEG－2还可用于为数字有线电视分配、通过ATM的网络数据库业务、数字VTR应用以及卫星和地面数字广播分配等提供广播级的数字视频。?? 　　MPEG－2压缩算法的运算量较大，一般的PC机每秒只能压缩CIF图像（352×288）40帧左右。在记录高速运动物体（如子弹射出的瞬间）的运动轨迹时，需要每秒采集压缩尽可能多的帧数，显然PC机难以满足要求。TI的C6416 是目前运算速度最快的DSP，适合进行各种数字信号处理。在该系统中，采用了本文已经研制成功的DSP板，该板上有四个TI C6416的DSP，每个DSP的工作频率为600 MHz。经过软件算法和数据通路的优化，能够同时采集、压缩和记录分辨率为720×576的灰度图像达75 fps。?? 　　 　　1高速视频采集压缩系统设计 　　 　　1．1系统组成 　　整个系统由CPCI工控机、视频采集板和DSP处理板组成。系统框图如图1所示。?? 　　 　　1)CPCI工控机它运行主控程序控制各个DSP的运行，读取DSP板上压缩后的数据存入硬盘。?? 　　2)视频采集板它将采集到的视频数据转换成一定格式，通过CPCI的J4总线（注：J4在CPCI协议中是可以自定义的，在这里使用自定义的J4规范）发送到DSP处理板。?? 　　3)DSP处理板它接收J4总线上的数据，将其压缩成MPEG－2格式存入板上外存并通知主控程序读取。?? 　　该系统具有良好的扩展性和灵活性，即接收不同格式的视频数据时只需更换视频采集板，其他部分不需改变。该系统实现了两种视频采集板：可以接收camera link 摄像机视频信号；可以接收PAL制式的视频信号。如果需要采用不同的视频压缩算法，只要修改DSP上的程序，无须改变硬件的体系结构。?? 　　1．2数据接收逻辑?? 　　由于视频采集板上的缓存有限，不可能缓存一帧的数据再发送给DSP板。在采集板上每次只缓存16条线的图像数据，然后前面加上数据头发往J4总线。数据头用来作帧同步，表明这16条线是否为一帧的开始。 ?? 　　DSP板逻辑结构如图2所示。CPLD负责控制J4总线与一级FIFO之间的数据传输。FPGA控制将数据轮发给四个二级FIFO中的一个。四个DSP分别从各自对应的二级FIFO取数进行计算，每个DSP各自有256 MB片外存储器。?? 　　 　　1)CPLD控制逻辑?? 　　a)CPLD检测J4总线上的DATAENB#是否有效。如有效，表示J4总线上有数据包到来（1个数据包是数据头加16条线图像数据）；否则继续查询。?? 　　b)CPLD检测数据头，查看该数据包是否为一帧的开始。如果是，控制一级FIFO接收数据；否则跳到a）。?? 　　c)接收完一个数据包，通知FPGA。?? 　　d)跳到a）接收下一个数据包。该帧以后的数据包不需要再执行b）（即每帧第一个数据包才执行b））。?? 　　2）FPGA控制逻辑?? 　　a)FPGA接收到CPLD传来的触发信号，控制一级FIFO输出数据，第一个二级FIFO接收数据。?? 　　b)传完一个数据包时，FPGA往第一个DSP发送中断（DSP程序能接收该中断，并用DMA将二级FIFO中的数据传输到该DSP的片外存储器）。当接收数据量累计达到一个GOP时，执行下一步；否则跳转到a）。?? 　　c)FPGA切换状态，以后往第二个二级FIFO输入数据。接下来的步骤同a)。第三、四个二级FIFO依此类推。?? 　　1．3DSP板处理流程?? 　　DSP板上有四个DSP芯片。为了充分利用四个DSP的处理能力，需要让这四个DSP尽可能