电工电子技术项目教程模块3.9时序逻辑电路.ppt

模块一 电气基础知识 模块3 数字电子技术 9.1 遥控开关接收器 （1）理解R-S触发器、J-K触发器和D触发器的逻辑功能； （2）了解触发器的触发方式； （3）了解不同触发器之间的转换方法。 任务引入 应用-74HC573锁存器 3．边沿触发器 1)74LS75 2)74LS273N 三、 JK触发器 四、 T触发器 T触发器是把JK触发器的J输入和K输入连接在一起，用T表示而成的。T触发器主从型和边沿型都有。 任务引入→电路的组成 相关知识 一、异步计数器 最简单的计数器是异步计数器 由于4个触发器都接成了T‘触发器，所以最低位触发器F0每来一个时钟脉冲的下降沿（即Clock由1变0）时翻转一次，而其他两个触发器都是在其相邻低位触发器的输出端Q由1变0时翻转。 这种结构计数器的时钟脉冲不是同时加到各触发器的时钟端，各个触发器的状态只能依次翻转，并不同步，称为异步计数器。异步计数器结构简单，但计数速度较慢。 相关知识 1. 异步计数器的时序图 Clock Q0 Q1 Q2 Q3 从图中可以看出：Q0随时钟脉冲的下降沿不断反转。因此，其周期是时钟周期的2倍，称为2分频，即Q0是时钟脉冲的2分频信号。接着，因为Q1是把Q0当作时钟输入的JK触发器的输出，所以Q1是Q0的2分频信号。同样地，Q3是Q2的2分频信号。 相关知识 在计数器工作过程中：由于Q0、Q1、Q2、Q3的状态依次由0000变到1111，即从0开始顺序变到15共记录了16个状态(16个脉冲)，所以是16进制计数器。此后，输出再次出现0时状态还原。 时钟持续不断，这个动作过程就重复进行。 这种按升序进行计数的计数器称为递增计数器(up counter)。 Clock Q0 Q1 Q2 Q3 触发器状态随计数脉冲的转换 相关知识 用上升沿触发的D触发器构成的 4位异步二进制加法计数器及其时序图 相关知识 2. 异步10进制计数器 为了制作2的次方以外自然数M的异步计数器，或者说为了使计数器的输出变成M进制，需要在触发器上加清零复位电路。 因为是10进制计数器，10用2进制表示是1010，因而计数到此时应当全部清零。 相关知识 Clock Q0 Q1 Q2 Q3 从时序图中可以看出：在第10个脉冲来到时，Q1会产生很短的脉冲，这是由于使用Q1的电路需要一定时间。这个脉冲是个不能回避的问题，也可以说是异步电路的缺点之一。 时序分析 相关知识 集成计数器 计数 0 × 0 × × 0 × 0 0 × × 0 × 0 0 × 0 0 1 0 0 1 0 0 1 0 0 1 × 0 1 0 × 1 1 1 × 1 1 × QA QC QB QD R92 R91 R02 R01 74LS290功能表 74LS290就是按上述原理制成的异步十进制计数器 该计数器由一个二进制计数器和一个五进制计数器组成：时钟INA和输出QA组成二进制计数器；时钟INB和输出端QB、QC、QD组成五进制计数器。另外：这两个计数器还有公共置0端R01、R02和公共置1端R91、R92。该器件使用灵活，除本身就是二、五进制计数器外，将QA连接到INB还可得到十进制计数器。 相关知识 3. 异步16进制递减计数器 不使用JK触发器时钟输入的下降沿，而使用上升沿。 基于这样的改动后，计数器变为递减计数器(down counter)。 利用这一原理，补充时钟的上升沿和下降沿根据外部信号进行选择电路，就可以制成递增递减计数器(up down counter)。 相关知识 二、同步计数器 异步N进制计数器电路虽然简单，可是存在：“位数多了以后，向高位信号传递就比较费时间”的缺点。而且，N如果不是2的次方，还会出现短脉冲问题。 1. 同步16进制计数器 各个低位的输出用AND连在一起，作为J和K的输入。 工作原理与波形 相关知识 基于“低位全部是1时，用下边的时钟边沿使输出变化”的原理制成 同步清除 同步预置 计数 保持 保持 ↑ ↑ ↑ × × × × 1 × 0 × × 1 0 × × 0 1 1 1 0 1 1 1 1 Qn CLK ENP ENT 74LS163功能表 集成同步计数器 Clock Q0 Q1 Q2 Q3 本位相邻低位全部为1时，输出才产生变化 相关知识 2. 同步10进制计数器 在异步计数器中，所有触发器值的清零是在计到M时的时钟边沿进行的；而在同步计数器中，是在计到M-1时的下一次时钟边沿全部清零的。因此，不会有像异步计数器那样产生短脉冲问题的发生。 相关知识 集成同步十进制计数器 异步清除 同步预置 计数 保持 保持 × ↑ ↑ × × × × 1 × 0 × × 1 0 × × 0 1 1 1 0 1 1 1 1 Qn CLK ENP ENT 74LS