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第第9章章结构建模结构建模 西安交大电信学院微电子学系西安交大电信学院微电子学系 程 军 jjchheng@@mailil.xjtjt u.eddu.cn 结构建模结构建模 结构描述方式使用：门实例语句、UDP实例语 句和module实例语句。 通过使用通过使用modulemodule实例语句可以构成层次化描实例语句可以构成层次化描 述。 西安交通大学微电子学系 P.2 module －verilogg基本单元基本单元 定义格式： module module_name(port_list); Declarations;Declarations; Statements; endmodule portport_listlist列出了该列出了该modulemodule与外部通信的端口的信与外部通信的端口的信 号。 西安交通大学微电子学系 P.3 端端口 端口可以是input、output和inout。 默认类型：线网((wire)) 可以定义端口为reg类型。 类型定义必须和端口说明中指定的宽度一致。 例例： module micro_proc (prog_ctr, instr_reg, next_addr); inputinput [3:1][3:1] progprog_ctr;ctr; output [1:8] instr_reg; 端口说明 inout [[16:1]] next_addr;; wire [16:1] next_addr; //可选的，默认是wire类型 reg [1:8] instr_ctr; //定义成reg，在initial或always语句中赋值 ... endmodule 西安交通大学微电子学系 P.4 端端口((续续)) 端口和数据类型的声明可以在一条语句中完成 例： input wire [3:1] prog_ctr; output reg [1:8] instr_reg; inout wire [16:1] next_addr; 模块端口声明风格 modulemodule micromicro_propro (( modulemodule remapremap_ctrlctrl (( input wire [3:1] prog_ctr, input [31:0] rpc_addr, //默认是线网 outpput regg [[1:8]] instr__regg, input signed [31:0] rpc_rdata, outputoutput regreg remapremap, readyready, inout wire [16:1] next_addr ); output reg signed [31:0] rpc_wdata … // 在模块内部没有端口声明 ); endmodule … endmodule 西安交通大学微电子学系 P.5 参数端参数端口 除了在模块内部可以声明参数外，还可以用端口列表的风 格声明参数格声明参数，，格式如下格式如下：： module module_name ## ((parameterparameter param1param1= value1value1, param2param2=value2value2,…, parameter param3