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3.2 VHDL设计实体的基本结构 通过VHDL描述一个二输入或门的实例，来说明VHDL的基本结构。 例1 一个二输入或门的VHDL程序如下： LIBRARY IEEE; -- IEEE库的使用说明 USE IEEE.STD_LOGIC_1164.ALL; --实体描述器件的输入、输出端口和数据类型用的程序包 ENTITY OR2 IS --实体OR2的说明 PORT(A,B: STD_LOGIC; ---端口声明，A、B是标准逻辑位类型的输入端口 C:OUT STD_LOGIC); --声明C是标准逻辑位类型的输出端口 END ENTITY OR2; ARCHITECTURE ONE OF OR2 IS --实体OR2的结构体ONE 的说明 BEGIN C=A OR B; --二输入或门逻辑功能描述 END ARCHITECTURE ONE; 或门程序包含了VHDL的库、程序包、实体说明和结构体几个主要部分。语句C=A OR B为或门电路的逻辑描述，其他都作为或门对外部端口的描述，设计实体定义了或门外部界面后，其他的设计就可以直接调用这个或门实体。 (3) 实体h_adder及对应的结构体art2描述了一个半加器。是由一个与非门、一个非门、一个或门和一个与门连接而成的，其逻辑关系来自于半加器真值表。在VHDL中，逻辑算符NAND、NOT、OR和AND分别代表“与非”、“非”、“或”和“与”4种逻辑运算关系。 (4) 在全加器接口逻辑VHDL描述中，1位二进制全加器f_adder的原理图，实体f_adder定义了引脚的端口信号属性和数据类型。其中，ain和bin分别为两个输入的相加位，cin为低位进位输入，cout 为进位输出，sum为1位和输出。其对应的结构体art3的功能是利用COMPONENT声明语句和COMPONENT例化语句将上面由两个实体or2和h_adder描述的独立器件，按照图3.2全加器内部逻辑原理图中的接线方式连接起来。 库、程序包 根据VHDL语法规则，在VHDL程序中使用的文字、数据对象、数据类型都需要预先定义。为了方便用VHDL编程，IEEE将预定义的数据类型、元件调用声明(Declaration)及一些常用子程序收集在一起，形成程序包，供VHDL设计实体共享和调用。 若干个程序包则形成库，常用的库是IEEE标准库。因此，在每个设计实体开始都有打开库或程序包的语句。例如 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; 表示设计实体中被描述器件的输入、输出端口和数据类型将要用到IEEE标准库中的STD_LOGIC_1164程序包。 2．类属(GENERIC)说明语句 类属(GENERIC)参数声明必须放在端口声明之前，用于指定如矢量位数、器件延迟时间等参数。类属声明的一般书写格式如下： GENERIC([常数名；数据类型[：设定值] {；常数名：数据类型[：设定值 ]})； 例: GENERIC(m:TIME=1.0ns); -- m是一个值为1.0ns的时间参数 Temp1=d0 AND sel AFTER m; --表示d0 AND sel经1.0ns延迟后才送到Temp1 【例3.2.2】 2输入与门的实体描述。 ENTITY and2 IS GENERIC(RISEW：TIME:=1ns； FALLW：TIME:=1ns)； PORT( a1：IN STD_LOGIC； a0：IN STD_LOGIC； z0：OUT STD_LOGIC)； END ENTITY and2； 这是一个准备作为2输入与门的设计实体的实体描述，在类属说明中定义参数RISEW为上沿宽度，FALLW为下沿宽度，它们分别为1ns，这两个参数用于仿真模块的设计。 2．结构体说明语句 结构体中的说明语句是对结构体的功能描述语句中将要用到的信号(SIGNAL)、数据类型(TYPE)、常数(CONSTANT)、元件(COMPONENT)、函数(FUNCTION)和过程(PROCEDURE)等加以说明的语句。