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深亚微米工艺下IC设计所面临挑战 　　［摘 要］在集成电路发展的大部分时间里芯片上的互连线几乎总是像“二等公民”，它们只是在特殊的情形下或当进行高精度分析时才予以考虑。集成电路工艺进入到深亚微米后，这一情形迅速发生了变化。深亚微米下VLSI设计正面临比以往多很多的电路可靠性、性能、功耗、成本等新问题，给芯片设计者提出了新的挑战。本文详细分析了DSM下IC设计面临的五种挑战。?? 　　［关键词］深亚微米 集成电路?? 　　［中图分类号］O4 　　［文献标识码］A 　　［文章编号］1009－5489(2008)04－113－02 　　?お? 　　随着集成电路工艺的进步，晶体管的特征尺寸不断缩小，芯片面积逐渐增大，芯片上集成的晶体管越来越多。等比例缩小提高了晶体管的工作速度，但却使互连(Interconnect)对芯片的工作产生了很多负面影响，影响着信号的完整性(信号完整性是指一个信号在电路中产生正确响应???能力)。随着特征尺寸的缩小和电路速度的提高，由导线引起的寄生效应，己经变得非常重要。由于连线宽度变窄，长度变长，互连延迟逐渐增大，已经成为芯片延迟的主要部分；DSM下金属布线层次很多，发生串扰的机会大大增加；电源线电阻增大，没有考虑周全的电源网格造成电压降，影响芯片的功能；芯片功耗的增大，使得电流密度增大，会发生电迁移的现象，导致DSM下芯片的成品率降低，也是急待解决的问题。?? 　　 　　一、串扰效应 　　?? 　　串扰(Cross-talk)是指两根相邻的连线相互间的电磁耦合作用所诱生出的干扰噪声。其所导致的干扰如同一个噪声源，会引起难以跟踪的间断出错。串扰的产生主要是受到线间寄生效应的影响，比如耦合电容或者互感，但在当前的开关速度下，电容性的串扰是主要因素。在深亚微米VLSI电路中，金属布线层数持续增加：从0．35um工艺的3层或者4层增加到0．13um工艺中的超过7层金属布线层。另外，目前复杂设计中的电路门数的剧增使得更多、更长的互连线成为必要。为了控制芯片面积而又降低互连线不断增加的电阻，金属变得又高又窄，耦合合电容明显增大，同时随着线间距的减小，金属层次增多，金属间寄生电容增大，串扰成为电路的一大噪声源。当该噪声的峰值足够大时，它将导致互连线上传输的信号的逻辑特性发生混乱，或是使互连线终端的负载管工作不正常，从而使受害线上的信号完整性受到破坏。当串扰噪声的峰值接近MOS晶体管的阐值电压时，高速高密度电路将耗散许多额外功率。因此，串扰是深亚微米VLSI互连布线中必须考虑的问题。?? 　　深亚微米下实际电路中，同层金属层之间、不同层金属层之间都有可能出现信号相互藕合耦合，串扰噪声的整个拓扑结构是三维立体的，分析将变得十分复杂。一般把发生串扰的导线中的其中一根叫干扰线(Aggressive Net)，另一根叫受扰线(Victim Net)，干扰和受扰都是相对而言，因为是相互干扰。如果干扰线的信号和受扰线的信号同方向跳变，则会减小受扰线上的延时；反之，如果反方向跳变，则会增加延时，因此，串扰产生的影响不可预测。对于动态逻辑或者有锁存器的电路，串扰产生的毛刺会使得逻辑错误翻转，影响电路的功能。特殊情况下，由于噪声的注入触发器可能采集不到正确的值，或者动态节点的电平可能混乱。如果噪声电平足够高，也可能通过逻辑门传输。这将导致下游电路逻辑功能不正确，尤其是在动态逻辑电路中。?? 　　 　　二、电压降 　　?? 　　由于导线的电阻效应和电感效应，沿着电流路径的电阻和电感会引起电源网格上的电压降。这些电压降影响时钟偏斜、门的性能和时钟，进而影响芯片的功能和可靠性。?? 　　电流经一条有欧姆电阻的导线时会产生欧姆电压降，这在DSM下显得特别突出。原因是DSM下连线电阻增大，芯片面积变大使得电源线长度增加，因此增加了电压降。当输出电平变低时地线网格也会受到同样类型问题的影响，只是这时的电压值会增加，称为地线反跳。由于高速设计中电流变化的速度增加和管脚的电感效应，使得上述影响变得更糟。?? 　　电压降主要表现在电源网格上，此外还影响包括时钟树在内的信号线。电源网络上的电压降主要影响时序，它会降低门的驱动能力并增加总延时，典型情况下，5%的电压降会对延迟产生10%~15%的影响，这无疑会对芯片的关键路径产生很大影响，导致建立时间和保持时间违规。这些单元时延的累积将显著影响到电路松弛(Slack)和时钟偏移(Skew)。当时钟偏移范围在100ps内时，这样的时延增幅将是非常危险的。时序计算应该考虑最坏情况下的IR-Drop以保证设计的正确。电压降也损害了逻辑门的噪声容限，这不仅是因为电源网格的电压降低，而且也是因为地线网格的电压升高。一旦噪声容限降到预算值(典型值为10%)之下，设计就不能保证正确了。??