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面向芯片设计测试新理念 　　摘要：SoC芯片的发展使集成电路测试重要性越来越明显，传统的测试概念已经不适用现在和将来的集成电路测试需求。本文将详细分析这个问题，列举在集成电路测试中面临的问题，引出一种面向芯片设计的新的测试理念，并介绍基于这一理念的一系列新的解决方案，分别对应快速响应市场的需求和提升新产品品质的需求。 　　关键词：面向芯片设计的测试，EDA-Linkage，快速响应市场，提升新产品品质 　　 　　1．集成电路测试定位 　　传统的对集成电路测试的理解和定位，仅仅是不良品的检出。集成电路测试主要包括两大类：功能测试，即验证芯片的设计机能的实现与否；结构测试，即检验生产流程的一致与否。在整个集成电路产业链中（如图1），测试在芯片分拣（Die Sorting）和终测（Final Test）中分别对晶圆和封装好的芯片进行测试。随着集成电路技术的不断发展，上述理解和定位已经不能完整地定义集成电路测试，集成电路测试应该在整个产业流程中发挥更大的作用。 　　 　　图1 　　 　　2． 集成电路测试面临的问题 　　 　　2.1 测试本身面对的问题 　　首先，集成电路的发展给测试本身带来了很多直接的问题，主要有以下几方面： 　　（1） 测试可靠性的要求 　　深亚微米工艺带来了很多的设计、工艺上的问题，如可生产设计（DFM）和成品率提高设计（DFY），同时也给测试带来了许多问题，主要集中在测试可靠性上，很多原有的测试项目已经不足以满足全部测试需求，一方面需要可测性设计（DFT）考虑提高覆盖率，另一方面需要有新的测试项目/方法来提高测试的可靠性。 　　（2） TAT（产业化周期）的缩短 　　现在新的芯片从式样设计到最终量产的产业化周期（TAT）越来越短，而产品的生命周期从过去的2-3年逐渐缩短到0.5-1年；同时，产品产生效益的周期也随之缩短。对于测试来说，如何缩短测试方案的设计和实现的周期是对集成电路测试另一大新的挑战。 　　（3） SoC芯片复杂的内部构架 　　SoC的设计方向正朝更高集成度、高多功能方向发展。 　　图2是一个典型的SoC芯片的内部构架示意图，我们可以看到除了基本的数字部分外，高速接口部分、内嵌存储器部分、AD/DA 部分，甚至RF部分都集成在一个芯片里。对于测试来说，就一定要具有测试这些功能模块的能力，高度功能集成的高性能自动测试设备（ATE）就十分重要。 　　 　　图2 SoC复杂的内部构架 　　（4） 测试成本的控制 　　在（2）中已经提到新产品的生命周期和效益产生周期越来越短，导致现在的趋势是整个新的器件从设计到最终上市的成本要求越来越低。从测试成本来看，一般是占整个产品成本的10%左右，也不可避免的需要考虑测试解决方案的低成本化。 　　 　　2.2 制造端对测试的影响和今后发展方向 　　除了上述4点集成电路在发展过程中给测试带来的直接影响外，还有一些制造端或设计端的革命性的变化也间接影响了集成电路测试的发展，给其提出更多课题，更高的要求。 　　从制造端来看，在0.13μm以前的晶圆工艺流程中的很多缺陷和失效已经有成熟而统一的所谓故障模型来对应。所以，现在比较常用的测试方法就是基于这些故障模型来设计的。 　　例如，在0.25μm的器件中经常测试的IDDQ的故障模型原理如图3。 　　 　　图3 IDDQ的故障模型 　　假设带*的MOSFET是有缺陷的，那么在VIN从“开（on）”到“关（off）”的这一过程中，就会产生很大的IDD（沿虚线的箭头方向），而从图3右边的波形图来看，正常的IDD应该很快减小到趋近于零。对这类有规律的故障，我们就可以利用ATE中精度很高的直流参数测试单元来测量出这段时间中的电流，从而比较清楚地区分合格和不合格的芯片（图4）。 　　 　　图4 器件的测试结果统计 　　随着深亚微米工艺的发展，以前的故障类型已经不足以覆盖所有的失效情况（图5）。 　　 　　 　　图5 新的失效模型 　　图5中显示的新的失效模型，如掩模工艺上的缺陷，IR drop/delay（传输线路上由于IR使电源幅度降低，传输时间延迟）；Vddmax，Vth（晶体管VDD最大值，阈值电压），OPC（光学邻近效应修正）误差导致O/S（开/短路）以及信号的完整性问题（串扰）等都是在晶圆工艺不断发展，线宽不断减小带来的不可避免的问题。上述新的缺陷基本上很难找到对应的故障模型。 　　还是以IDDQ测试来举例（图6），在新的工艺上，有缺陷的MOSFET所产生的IDD和正常情况下相比，没有明显的合格/不合格的分界线可以区分。 　　 　　图6 新工艺下IDDQ的测试结果分布 　　从长远来看，对于这些新的故障模型的研究会向两个方向发展：高度抽象化和高