第2-5讲-VHDL语言结合逻辑电路设计.pptVIP

译码器仿真 显示译码器 仿真测试 二．任务2：七段数码显示译码器 1.任务分析 用来驱动各种显示器件，从而将用二进制代码表示的数字、文字、符号翻译成人们习惯的形式直观地显示出来的电路，称为显示译码器。 这种显示器可用多种发光器件构成。例如半导体发光二极管、液晶等。 以发光二极管的七段数码显示译码器为例进行说明。 显示译码器 七段数码显示译码器真值表 显示译码器 2．任务实施 使用VHDL顺序语句，完成七段数码显示译码器的文本编辑： library ieee; use ieee.std_logic_1164.all; entity yima is port(d0,d1,d2,d3:in std_logic;a,b,c,d,e,f,g:out std_logic); end yima; architecture behav of yima is signal m: std_logic_vector(3 downto 0); signal seg7:std_logic_vector(6 downto 0); begin m=d3d2d1d0; 显示译码器 WITH m SELECT seg7=0111111 when 0000 , 0000110 when 0001 , 1011011 when 0010 , 1001111 when 0011 , 1100110 when 0100 , 1101101 when 0101 , 1111101 when 0110 , 0000111 when 0111 , 1111111 when 1000 , 1100111 when 1001 , 1110111 when 1010 , 显示译码器 1111100 when 1011 , 0111001 when 1100 , 1011110 when 1101 , 1111001 when 1110 , 1110001 when 1111 , 0000000 when others; g=seg7(6); f=seg7(5); e=seg7(4); d=seg7(3); c=seg7(2); b=seg7(1); a=seg7(0); end behav; 显示译码器 仿真测试 显示译码器 主芯片MAX3000A/EPM3064ALC44-4；4个开关；1个共阴七段数码管。 在开发系统上进行硬件测试 : 显示译码器 加法器 一．任务1：四位加法器 1．任务分析 能对两个1位二进制数进行相加而求得和及进位的逻辑电路称为半加器。 能对两个1位二进制数进行相加并考虑低位来的进位，即相当于3个1位二进制数的相加，求得和及进位的逻辑电路称为全加器。 实现多位二进制数相加的电路称为加法器。按照进位方式的不同，加法器分为串行进位加法器和超前进位加法器两种。串行进位加法器电路简单、但速度较慢，超前进位加法器速度较快、但电路复杂。 加法器除用来实现两个二进制数相加外，还可用来设计代码转换电路、二进制减法器和十进制加法器等。 加法器 进位 A + B +CIN 低位进位 B A COUT S[3..0] CIN B[3..0] A[3..0] 四位加法器真值表 例1：设计4位二进制加法器 数据类型必须一致才能赋值 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_ARITH.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY jfq4 IS PORT( a,b: IN STD_LOGIC_VECOR(3 DOWNTO 0); sum: OUT STD_LOGIC_VECTOR(4 DOWNTO 0)); END jfq4; ARCHITECTURE behavior OF jfq4 IS BEGIN PROCESS(a,b) BEGIN