高速并行总线-DDR接口噪声与时序分析.pdfVIP

第一章DDR接口介绍 第一章绪论 1．1DDR接口背景 Data 严格的说DDR应该叫DDRSDRAM，人们习惯称为DDR。DDRSDI洲是Double Rate SDRAM的缩写，是双倍速率同步动态随机存储器的意思。DDRSDRAM最早是 由三星公司于1996年提出，由日本电气、三菱、富士通、东芝、日立、德州仪器、 三星及现代等八家公司协议订立的内存规格。 SDRAM在一个时钟周期内只传输一次数据，它是在时钟的上升期进行数据传 输；而DDR内存则是一个时钟周期内传输两次次数据，它能够在时钟的上升期和 下降期各传输一次数据，因此称为双倍速率同步动态随机存储器。DDR内存可以在 与SDRAM相同的总线频率下达到更高的数据传输率。 与SDRAM相比：DDR运用了更先进的同步电路，使指定地址、数据的输送和输 Locked 出主要步骤既独立执行，又保持与CPU完全同步。DDR使用了DLL(Delay Loop，延时锁定回路提供一个数据滤波信号)技术，当数据有效时，存储控制器可 使用这个数据滤波信号来精确定位数据，每16次输出一次，并重新同步来自不同 存储器模块的数据。DDR本质上不需要提高时钟频率就能加倍提高SDRAM的速度， 它允许在时钟脉冲的上升沿和下降沿读出数据，因而其速度是标准SDRAM的两倍。 综上所述，DDRbank体系结构(方便扩容和缩短数据存储时间)的应用使DDR 接口在传送速率和效率、信号质量、接口时序等各方面的性能都进一步提高，目 背景下，为什么DDR技术被广泛应用和备受青睐的原因。 当然，随着接口工作频率和传输速率的提高，接口电压减小导致noisemargin se 进一步减小，时钟周期进一步缩短，DDR系统设计对信号质量、接口时序和noi 的设计都面临巨大的挑战，甚至逐步成为限制DDR传输速率进一步提高的瓶颈。 1．2研究现状 对高速数字电路系统信号进行准确的噪声和时序分析是目前国际上尚未很好 解决的难题，超宽频(从直流到微波毫米波)的快变信号，加上纵横交错的超微 互连封装结构，构成了一个复杂的电磁场问题，给分析带来了很大的困难。尤其 2 高速并行总线一DDR接口噪声与时序分析 是对一些复杂的互连结构(不均匀、不连续、三维立体互连等)缺乏广泛的深入 的研究。目前由互连系统的分布耦合、色散效应、不连续性等导致的串扰干扰、 信号畸变，由超细微互连结构带来的大传输损耗，以及以多激励、多负载、多I／O 数为特色的大型复杂网络的电磁仿真等问题仍未得到很好的未解决。为此国内外 从事这一领域的工作者做了很大的信号研究工作，近几年来由于高速系统的结构 日渐复杂化，以电路方法解决问题有一定困难，另一方面由于计算机性能不断提 升，可以满足大容量计算的需要，因此以麦克斯韦电磁场理论和传输线理论作为 研究高速数字信号的噪声和时序成为一种趋势。对高速数字电路设计中的噪声和 时序进行有效的仿真分析，其关键是建立正确的仿真模型和选择合适的电磁场仿 真软件。 在国际上这个课题是已成为研究的热点，IEEE有多种权威刊物涉及芯片和高 TransactionsonMicrowaveand 速PCB、MCM的电特性分析问题，如IEEE Theory and Aided of Techniques，CircuitsSystems，ComputerDesignIntegrated Circuitsand TransactionsonAdvanced Systems等。IEEE