基于fpga的多e1反向复用芯片的设计及实现-电路与系统专业论文.docxVIP

摘 摘 要 本文主要研究基于FPGA的多路E1反向复用传输芯片IMT4E!的设计及实现。 IMT4E1的设计主要使用虚级联技术并灵活运用了链路容量调整协议LCAS，它可 以将一路携带图像、视频信息的高速数据流在lqEl线路上传输，并且可以根据 线路情况动态调整带宽。论文首先简单介绍了IMT4E1的总体设计方案。其次， 根据下一代SDH关键技术虚级联及LCAS协议，提出了基于El帧结构的LCAS 协议，描述了其工作原理及实现。然后，重点对通信系统中基于全数字锁相环DPLL 实现的时钟提取电路及帧同步电路的设计进行了讨论。最后，介绍了实现IMT4EI 的FPGA器件APA300的特点和资源分配情况，并对芯片的性能及功能测试结果 作了分析。此外，文中还对Verilog硬件描述语言、基于FPGA进行自顶向下的设 计流程加以了论述。 关键词：虚级联链路容量调整协议FPGA DPLL帧同步 ABSTRACTThis ABSTRACT This paper focuses the FPGA implementation of the IMT4E1．aIl El Inverter Multi—plexer Transfers Chip．The technology of Virtual Concatenation and Link Capacity Adjustment Scheme protocol smartly used in the designing of IMT4E1。It makes it able transmit hi：曲speed image video data stream 1 to 4 E1 lines，and the bandwidth be dynamically adjusted according to line At the beginning,the author describes the design scheme oflMT4E1 briefly．Based the key technologies of generation SDH—Virtual Concatenation and Link Capacity Adjustment Scheme，the E1 based LCAS is proposed，with the detailed description of its principle and implementation．The following part of the paper emphasizes designing ofDPLL for clock Recovery circuit and frame synchronization circuit． The description of APA300，on which the IMT4EI is implemented，and its assignment table is presented in last part of this paper,with the performance and function test results of IMT4EI and their analysis．Verilog hardware description language and FPGA based Top—down design flow are also described in the paper． Key Word：Virtual Concatenation LCAS FPGA DPLL Frame synchronization 583733创新性声明及使用说明 583733 创新性声明及使用说明 创新性声明 本文声明所呈交的论文是我个人在导师的指导下进行的研究工作及取得的研 究成果。尽我所知，除了文中特别加以标注和致谢中所罗列的内容外，论文不包 含其他人已经发表或撰写过的研究成果；也不包含为获得西安电子科技大学或其 他教育机构的学位或证书而使用过的材料。与我一同工作过的同志对本研究所作 的任何贡献均已在论文中做了明确的说明并表示了谢意。 申请学位论文与资料若有不实之处，本人承担一切相关责任。 本人签名2匝 日期加7、J?·≯譬 关于论文使用授权的说明 本人完全了解西安电子科技大学有关保留和使用学位论文的规定，即：研究 生在校攻读学位论文工作的知识产权单位属西安电子科技大学。本人保证毕业离 校后，发表论文或使用论文工作成果时署名仍然为西安电子科技大学。学校有权 保留送交论文的复印件，允许查阅和借阅论文：学校可以公布论文的全部或部分 内容，可以采用影印、缩印或其他复制手段保存论文(保密论文解密后遵守此规定)。