基于65纳米制造工艺的arm9核后端物理设计-数字集成电路专业论文.docxVIP

PAGE PAGE 10 基于 65 纳米制造工艺的 ARM9 核后端物理设计 摘 要 随着嵌入式应用的不断发展，基于先进制造工艺的嵌入式 ARM SoC 系统以其高性 能、低成本的特征成为了芯片研究与开发的热点，设计一个具有市场价值的 ARM 核具有很大的实用意义。 本课题以移动通讯设备应用为背景，完成了一个基于 65 纳米制造工艺的 ARM9 核 IP 的后端物理设计。设计主要有可测试性设计、布局、物理综合、时序和信 号完整性分析、可制造性设计等五个主要部分。在可测试性设计阶段进行了 Scan 和 MBist 电路的插入及验证工作，测试电路的额外开销仅为 7％左右；在布局阶 段，综合考虑了面积，功耗和信号完整性等因素，给出了 ARM9 核的物理尺寸为 宽 1100 微米，高 1200 微米；在物理综合阶段，利用合理的设计优化流程，基本 达到了 400MHz 的时钟频率要求，同时利用多阈值电压库使静态漏电流下降了大 约 38％；在时序和信号完整性分析阶段，利用核内外双管齐下的方法解决了 ARM9 核在应用中可能出现的信号完整性问题及其对时序的影响，将核内噪声控制在 0.36V 的阈值范围之内；在可制造性设计阶段，采用了通孔优化，关键区域分析 等方法使良率得到了提升，其中仅关键区域分析一项就可以使 ARM9 核良率提升 0.39％。课题还对 65 纳米与 90 纳米工艺下的 ARM9 核的各项参数与性能进行比 较和分析，明确量化了 65 纳米制造工艺给 ARM9 核的固化带来的各项性能提升， 其中 ARM9 核面积下降了 27.43％，频率提升了 37.5％。 在课题实现中，借助了先进的制造工艺，应用了完善的设计流程，因此本课题最 终实现的 ARM9 核具有较高的性能，核心工作频率达到 400MHz，总功耗仅为 301 毫瓦，具有一定的市场竞争能力。 关键字：ARM9，后端，物理设计，65 纳米，可制造性设计 ARM9 CORE BACKEND PHYSICAL DESIGN BASED ON 65NM MANUFACTURING PROCESS Abstract With more and more applications of embedded system in SoC design, ARM core based on advanced manufacturing process has been widely used and studied thanks to its high performance and low cost. So developping an ARM core with high market value is very meaningful. This paper is studied with the background of mobile applications, backend physical design of an ARM9 core based on 65nm manufacturing process is implemented. There are 5 major design steps, DFT, Floorplan, Physical Synthesis, STA/SI, DFM/DFY. In the DFT part, Scan and Mbist circuits will be inserted and verified, the cost of DFT circuit is only 7%. In Floorplan part, ARM9 core physical size of 1100um*1200um is decided with the consideration of area/power/SI etc. In Physical Synthesis part, good timing results of 400MHz are achieved, multiple-VT libraries are also used to optimize the leakage power. In STA/SI part, in-chip and off-chip ways are used to prevent the crosstalk noise and timing issue, the noise level is controlled under 0.36V. In DFM/DFY part, methods such as via optimize and CAA are implemented to impro