课程设计数字钟的设计.doc

课程设计一数字钟的设计 设计目的 熟悉集成电路的引脚安排； 掌握个芯片的逻辑功能及使用方法； 了解各个芯片的组成及工作原理； 设计并制作一个数字钟； 巩固所学知识，增强自身动手及应用能力。 设计要求 时间以24小时为一周期； 显示时、分、秒，如图1； 能够进行时间校准，可以对时，分单独校时; 图1 图1数字钟显示 设计构成及原理 1.数字计时器组成图，如图2,图3: 显示屏驱 TCK 222GE 显示器 MM5459译码/驱动 ■振荡 I器 16 19 5 13 17 18 t RC t 分频 器 音频放大 30 时间分割 号驱动电 逻辑控 制出路 图2计时器组成图 图3计时器电路组成图 2.数字钟原理图如图4： 图4计时器组成图 3.主要工作原理 数字钟主要由三部分构成：标准秒脉冲发生电路，时分秒计数、译码、显示电路和时分 校准电路。 标准秒脉冲发生电路 这部分电路由555脉冲发生器和六级十分频器组成。为了进一步改善输出波形，在其输 出端再接一非门，作整形用。分频就是脉冲频率每经一级触发器就降低一半，即周期增加一 倍。对于十分频，每个十分频器的输出信号相当于标准时间。经六级十分频后，输出脉冲频 率为1Hz,即周期为1秒。此脉冲即标准秒脉冲。分频器实际上是计数器。 时、分、秒计数、译码、显示电路 这部分由六个十进制计数器以及相应的译码显示器组成。六个十进制计数器改装成一个24制计数器和两个60进制计数器。该部分实现数字钟运行、显示的核心组件。当标准秒脉 冲进入计数器进行六十分频后，得出分脉冲；分脉冲进入计数器再经六十分频得出时脉冲; 时脉冲进入计数器。时、分、秒各计数器的计数经译码显示。该设计最大显示值为23时59 分59秒。 计秒电路设计:根据60进制的要求，可以用两片十进制同步计数器74160实现。一片接 成十进制计数器，作为秒计数的个位；另一片接成六进制计数器，作为秒的十位，组成六十 进制计数器，完成秒的计时功能。其参考电路如：5所示。 R KLLc c A B CDp D NN E G图5秒计时电路COABCDTD CCQQQQNA V R E O \ L R K LL c c A B CD p D NN E G 图5秒计时电路 COABCDTD CCQQQQNA V R E O \ L COABCDTD CCQQQQNA R E o - L R K p D LL NN CCAMBCDEG L0 UCLK 时、分校准电路 校时电路是计时器屮不可少的一部分因为当即时间与计时器时间不一致时，就需要校时 电路了以校正。校时电路有两种方案，同学们对根据实际需要选择使用第一、校时用的脉冲 可选用频率较高的不等的儿种脉冲，从计数器的总输入端(秒计数器的第一级输入端)送入。 第二、校吋用的脉冲，分别将秒脉冲送到“计小时”的计数器的输入端，“计分”的计数 器输入端，但校时、校分时，应将原计数回路关闭或断开。校秒时可采用关闭或断开秒计数 器的脉冲信号输入端使其停止计时. 数字钟专用集成块： a ?译码/驱动电路：LLM8361 \18560、LM8569. TMS3450NL. MM5457. MM5459 等集 成电路因为它在所有型号中静态功耗最低。其管脚见图。 分频器：可选用CD4541、CD4060等集成电路，同学们可根据实际情况选用。 反相器：可选用CD4069等集成电路 设计步骤 1 ?确立电子数字计时器的制作思路:设计此数字钟电路的各个单元电路：时、分、秒计数 电路，时、分、秒译码显示电路，时基电路可由石英晶体振荡电路实现，或直接由函数信号 发生器或吋钟信号源产生。 使用EWB的各种仪表调试各单元电路。调试完成数字钟，测试数字钟的各功能。 查阅有关资料绘制设计初稿根据初稿再查阅有关资料，反复修改设计稿以取得正确的 理论知识的支撑，并绘出各部分的电路图 若组装出的产品有故障，需要依据所学知识独立思考、找出问题的根源，并排除产品 的故障.