数字逻辑课程实验报告.docVIP

数字逻辑课程实验报告 实验名称存储器部件实验 实验人姓名 陈根蓉 学 号 406109070219 班 级 计算机科学与技术 实验时间 2008J2J2 成 绩 石家庄经济学院信工学院 一、 实验内容 理解计算机主存储器的分类及作用，掌握存储器的构成。 掌握ROM, RAM的工作原理及读写方法。 二、 实验器件 厂双极存储器 厂随机存储器一 1—MOS存储器（胛态.动态｝ 主存储器_ : 厂掩模型只读存領器 —只读存储器「一可编程只读存储器 —町擦编程只读存储器 ROM的结构图 U ■?? ?? ?? ?? ?? ?? ?? ?? ?? ?? ???? ???? ?? TOC \o 1-5 \h \z \ nom_mem I 来一clock dout[3..0] : ■ — reset I 2 ■ * ? 2 ■ I inst I RAM的结构图 :asynram ? e ? ■ ■ ■ ■ ? ■ ■ ■ ■ ■ ■ ■ ■ ■ ■ 4 J 4 ■ 1 ? ? 1 ? ? adr[adr_ujidth-1 ..0] cs wr rd din_o ut [ram_iui dth-1 ..C] i inst I ■ ■ 三、实验原理 系统输入输出确定 RAM (16X8)输入输出 IN: din, adr, cs, wr, rd OUT: dout ROM (16X8)输入输出 IN: clock, reset OUT: dout VHDL程序源代码 (RAM) RAM存储器 LIBRARY IEEE; USE I EEE. STD LOG IC 1164. ALL; USE IEEE. STD LOGIC UNSIGNED. ALL; MM ENTITY asynram IS GENERIC(ram width: POSITIVE :二8; adr_width : POSITIVE :=4); —2**4X8 位的 RAM PORT ( din : IN STD LOGIC VECTOR((ram width-1) DOWNTO 0); dout :OUT adr :IN cs :IN wr :IN rd :IN STD_LOGTC_VECTOR((ram_wi dth-1) DOWNTO 0); STD_LOGIC_VECTOR((adr_width -1) DOWNTO 0); STD L0G1C; STDJ.OGIC; STD LOGIC ）； END asynrani; ARCH ITECTURE rtl OF asynram IS SUBTYPE ram word IS STD LOGIC VECTOR(0 TO (ram width-1)); TYPE ram_type IS ARRAY (0 TO (2**adr_width -1)) OF ramword; SIGNAL ram:ramtype; BEGIN PROCESS (wr) BEGIN IF、vr EVENT AXD wr- 1 THEN IF cs= O THEN ram(conv integer(adr)) = din; END IF; END IF; END PROCESS; PROCESS (adr, cs, rd, ram) BEGIN IF cs二O AND rd 二O THEN dout = ram(conv_integer(adr)); ELSE dout = (others = Z); END TF; END PROCESS; END rtl; (ROM) ROM存储器 PACKAGE rompac IS CONSTANT rom_width : POSITIVE :二 8; CONSTANT adr high : POSITIVE := 16; SUBTYPE rom word IS bit_vector(0 TO (rom width~l)); TYPE rom table TS ARRAY (0 TO (adr_high-l)) OF rom word; CONSTANT rom:rom table:二 ， ， ， ， 000001 io,z,， z ， ，，，， ， 00001 111, )； END rompac; USE work?rompac. ALL; ENTITY rom_mem IS PORT( clock rese t dou