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多CPU并行通信中双口 RAM的仲裁策略 研究与应用 自动化技术与应用》2007年第26卷第7期计算机应用 ComputerApplications 多CPU并行通信中双口 RAM的仲裁策略 研究与应用 陈志凤 (廊坊师范学院信息工程学院，河北廊坊,065000) 摘要:本文研究了多CPU并行通信双口 RAM的仲裁策略，深入分析和比较了硬件 仲裁，中断仲裁,令牌仲裁的实现方法和特点 并比较」不同仲裁机制的应用场合. 关键字:多CPU;双口 RAM;仲裁策略 中图分类号:TP274.2文献标识码:B文章编号2007Two一PortRAMArbiterStraegiesintheParallelData CommunicationbetweenMutipleCPUs CHENZhi-feng (SchoolofElecIronicsandlnformationXangFangTeachersUmve ?ilyliang ?Fang065000 China) Abstract:Thispaperstudiesthetwo 一 portRAMarbiterstrategyintheparalleldatacommunicationbetweenmultipleCPUs.Variou s arbiterssuchashardwarearbiter,interruptarbiterandtokenarbiterarediscussedandcompare dinthepaper. Keywords:Multi?-CPU;Two PortRAM;arbiterstrategy 1引言 目前,在高速数据采集系统以及在线测控系统中，为了实现 数据采集，处理，实时控制等功能，越来越多地采用多CPU系 统.基于多CPU并行处理的嵌入式系统,不仅可以增强系统的 控制能力和信息处理能力，提高系统的自动化和智能化水平，而 且可以适应各种控制领域复杂的现场环境11].在嵌入式多CPU系 统中，数据通信问题成为制约其性能提高的主要因素，而双口 RAM的高速数据通信和共享能力为解决这一问题提供了方便12】. 在用双口 RAM设计的多CPU并行通信系统中,RAM仲裁机制 成为系统设计的关键问题，良好的仲裁机制可以使系统运行更稳 定，性能更高. 2存储结构及工作原理 双VIRAM存储结构如图1所示.双VIRAM通常由四部分 组成:存储体(存储矩阵)，地址译码器，读/写控制器和仲裁器. 收稿日期:2007—03—15 图1双口 RAM结构简图 (1)存储体 存储体是双口 RAM的核心.它由许多存储单元组成，每个 存储单元都能存储一位二进制数码，这些存储单元被排列成矩阵 形式称为存储矩阵. ⑵地址译码器 地址译码器是一种N中取1译码器，它将输入的地址代码译 成某一条字线的输出信号,使连接在这条字线上的存储单元与 读/写控制电路接通,然后才能对这些单元进行读或写. $壬算机应用 ComputerApplications 自动化技术与应用2007年第26卷第7期 (3)读/写控制器 当一个地址码经地址译码器译码后选中存储矩阵相应的存 储单元时,就由读/写控制电路控制操作状态，决定究竟是对存 储单元进行读出还是写入操作. ⑷仲裁控制器 仲裁控制器由多种仲裁方式组合而成,如:硬件仲裁，中断 仲裁，令牌仲裁.本文的研究重点就是对这三种不同的中断策略 的研究和比较，从而为基于双口 RAM的多CPU并行通信系统的 设计提供一种具有价值的参考方法. 3双口 RAM并行通信的设计 双口 RAM两侧端口处具有独立的控制总线,地址总线和数 据总线，同各种CPU接口设计简单，且与各种CPU性能具有高 度的兼容性，因此易于在两个CPU之间实现并行通信_4] [51.本文 以IDT7132芯片为例來进行双口 RAM并行通行的设计，如图2 所示?两侧CPU可以同吋对双口 RAM芯片的所有存储单元进行 读写操作，实现点对点并行通信. 图2双口 RAM并行通信原理图 4仲裁策略的分析 4.1硬件仲裁 BUSY逻辑提供硬件电路仲裁双口 RAM两侧的使用权.当 双口 RAM两侧端口同时存取内存单元中的同一单元时,它允许 冲突的两侧端口中任何一侧端口继续执行，同时将另一侧端口的 ”忙”信号置为低电平.”忙”信号被置为低电平的一侧CPU按 ”信号执行能够延迟，直到另一侧的CPU操作双口 RAM完 成，这一?侧才允许存取双口 RAM. BUSY硬件仲裁的耗点有:(1)片内含有硬件仲裁电路，在 两侧端口上都有#BUSY引脚.(2)它是一种纯硬件设计方案， 无需软件配合，但是CPU必须能够插入等待周期. 4.2屮断仲裁 双EIRAM两侧端口都带有#INT引脚的芯片具有中断仲