第四部分：时序约束与分析.pptVIP

V1.0 河北科技大学 * 4.2.2 指定个别时序约束 指定个别时钟要求 独立时钟之间是非相关时钟，而独立时钟和其衍生时钟之间是相关时钟，缺省情况下，QuartusII不分析非相关时钟之间的路径。 指定独立时钟要求时，须显式指定该时钟的Fmax和占空比。 指定衍生时钟要求时，只需指定衍生时钟相对于产生该衍生时钟的独立时钟的相位差、分频或倍频比等参数。 V1.0 河北科技大学 * 4.2.2 指定个别时序约束 指定个别时钟要求 独立时钟设置 衍生时钟设置 单击增加新设置 应用于某节点，可不填 V1.0 河北科技大学 * 4.2.2 指定个别时序约束 指定个别时钟要求 设置为 衍生时钟 衍生时钟设置需先设置了其独立时钟后添加设置。 输入衍生时钟设置的名称 输入衍生时钟节点的名称 选择衍生时钟基于那个独立时钟 乘率 除率 占空比 偏移设置 反相设置 应用于某节点，可不填 V1.0 河北科技大学 * 4.2.2 指定个别时序约束 指定个别时钟要求 在高级设计中，设计者应对所有时钟都进行约束，确保STA（Static Timimg Analysis）分析结果的正确性和完整性。 通过更改TCL约束文件的方法，具有更好的延续性（不同版本）。 附加一条独立时钟约束： create_base_clock –fmax fmax [-duty_cycle duty cycle] [-target name] [-no_target] [-entity entity] [-disable] clock_name 附加一条衍生时钟约束： create_relative_clock –base_clock baseclock [-duty_cycle duty cycle] [-multiply number] [-divide number] [ -offset offset] [-invert][-target name] [-no_target] [-entity entity] [-disable] clock_name V1.0 河北科技大学 * 4.2.1 指定个别时序约束 个别时序约束 Quartus II 中对节点或模块的个别（individual）时序约束均是通过约束编辑器（Assignment Editor）来设定的。 V1.0 河北科技大学 * 4.2.1 指定个别时序约束 个别时序约束 （1）时钟设置（Clock Setting） 输入时钟管脚或者内部时钟节点 在“指定个别时钟要求” 中时钟要求并没有和实际设计中的网络或节点一一对应。(如上图中“应用于某节点”未指定）。 在Assignment Editor中，可设置某物理节点的时钟特性，即与“时钟要求”联系起来。 输入时钟引脚或内部节点名称 选择 clock setting 选择 已定义的独立或衍生时钟约束 V1.0 河北科技大学 * 4.2.1 指定个别时序约束 个别时序约束 （2）输入最大/最小延时（Input Maximum/Minimum Delay) “输入最大延时”约束指定了外部输入路径延时的最差情况，外部延时实际上包含了上游器件的TCO和PCB走线延时。 外部器件与FPGA同相CLK，数据到达时间可能晚，延时CLK，以保证建立时间。即满足： tsuA≤tclk-Input Max Delay “输入最小延时”约束指定了外部延时的最小情况，，则工具调整满足FPGA保持时间需求。 调整CLK延时，以保证足够保持时间。 即满足： thA≤Input Min Delay 延时：指到达FPGA时数据和时钟的延时差 V1.0 河北科技大学 * 4.2.1 指定个别时序约束 个别时序约束 （3）输出最大/最小延时（Output Maximum/Minimum Delay) “输出最大延时”约束指定了外部输出路径延时的最差情况，外部延时实际上包含了下游器件的tsu和PCB走线延时。 外部器件与FPGA同相CLK，FPGA数据输出延时尽可能小，以保证不破坏建立时间。 tcoB≤tclk-Output Max Delay “输出最小延时”约束指定了外部延时的最小情况，，则工具调整满足FPGA保持时间需求。 调整CLK延时，以保证足够保持时间。 tclk≤OUTput Min Delay V1.0 河北科技大学 * 4.2.1 指定个别时序约束 个别时序约束 （4）反相时钟(Inverted Clock) 如果设计中某些触发器采用反相时钟工作，时序分析工具会自动识别，但如果产生反相时钟的逻辑复杂，在约束中需显式设置反相