基于FPGA的数字系统设计-作业一.docxVIP

一、行为描述设计 采用行为描述风格分别完成所给的三种同步器电路的设计，设计平台选择Quartus Prime Standard 17.1。经过综合以后，所得的门级电路分别如图1中的（a）、（b）、（c）所示。 （a） （b） （c） 图1 经平台综合后所给出的三种同步器的门级电路 二、功能仿真 编写测试文件，通过Modelsim-Altera仿真平台对设计得到的电路进行行为级仿真。所得结果分别如图2的 （a）、（b）、（c）所示。 分析波形可以得知，第一个同步器实现了将输入波形延迟两个时钟再输出的功能，其中reset信号为高表示系统复位。 第二个同步器实现了检测输入信号是否有高电平出现的功能，只要输入信号出现了高电平，则输出将一直为高。 第三个同步器实现了当reset信号有效时输出低电平，否者当输入信号为高电平时输出为高电平，当输入为低电平时输出为时钟的1/2分频信号。同时输出相对于输入有两个时钟周期的延时。 （a） （b） （c） 图2 三种同步器分别进行门级仿真的结果 三、时序仿真 分别对三个同步器进行时序仿真所得结果如图3的 （a）、（b）、（c）所示。可以很清楚的发现，时序仿真中的输出相比于功能仿真会有一个延时。而且这还导致了第三个同步器的一个输出错误，本来应该输出分频信号，却输出了低电平。 （a） （b） （c） 图3 三种同步器分别进行时序 仿真的结果  附件： 同步器一： module HomeWorkOne( input Asynch_in , input clock , input reset , output reg Synch_out ); reg temp = 1b0; always@(posedge clock) begin if(reset) begin Synch_out = 1b0 ; end else begin Synch_out = temp ; temp = Asynch_in ; end end endmodule 测试代码： `timescale 1 ns/ 1 ps module HomeWorkOne_test(); // test vector input registers reg Asynch_in; reg clock; reg reset; // wires wire Synch_out; // assign statements (if any) HomeWorkOne i1 ( // port map - connection between master ports and signals/registers .Asynch_in(Asynch_in), .Synch_out(Synch_out), .clock(clock), .reset(reset) ); initial begin clock = 1b0 ; reset = 1b1 ; Asynch_in = 1b0 ; #100 reset = 1b0 ; #40 Asynch_in = 1b1 ; #40 Asynch_in = 1b0 ; #40 reset = 1b1 ; #40 Asynch_in = 1b1 ; #40 Asynch_in = 1b0 ; #40 $stop ; $display(Running testbench); end always begin #10 clock = ~clock ; end endmodule 同步器二： module HomeWorkTwo( input clock , input Asynch_in , output reg Synch_out ); reg q1 = 1b0 ; reg q2 = 1b0 ; wire reset ; assign reset