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数字电路与逻辑设计实验报告 学 院： 班 级： 姓 名： 学 号： 日 期： 实验名称： 实验一：QuartusII 原理图输入法设计与实现 实验二：用 VHDL 设计与实现组合逻辑电路 实验三：用 VHDL 设计与实现时序逻辑电路 实验四：用 VHDL 设计与实现数码管动态扫描控制器 实验所用器件及仪器： 1.计算机 2.直流稳压电源 3.数字系统与逻辑设计实验开发板 实验要求： 实验一： 用逻辑门设计实现一个半加器，仿真验证其功能，并生成新的半加器图形模块单元。 用（1）实现的半加器和逻辑门设计实现一个全加器，仿真并验证其功能，并下载到实验板上测试。要求用拨码开关设定输入信号，发光二极管显示输出信号。 用3—8线译码器和逻辑门设计实现函数F=/C/B/A+/CB/A+C/B/A+CBA,仿真验证其功能并下载到实验板测试。要求用拨码开关设定输入信号，发光二极管显示输出信号。 注：实验时将三个元器件放在一个new block diagram中实现。 实验二： 用VHDL语言设计实现一个共阴极7段数码译码器，仿真验证其功能，并下载到实验板测试。要求用拨码开关设定输入信号，7段数码管显示输出信号。 用VHDL语言设计实现一个8421码转余三码的代码器，仿真验