第1章 数字系统硬件设计概述.ppt

RTL(Register Translation)方式描述 RTL方式描述称为寄存器传输描述（又称数据流描述）。用行为方式描述的系统结构的程序，其抽象程度高，难以直接映射到具体逻辑元件结构的硬件实现的。 在把行为方式描述的程序改写为RTL方式描述的程序时，编程人员必须深入了解逻辑综合工具的详细说明和具体规定，这样才能编写出合格的RTL方式描述的程序。 在完成编写RTL方式的描述程序以后，再用仿真工具对RTL方式描述的程序进行仿真。如果通过这一步仿真，那么就可以利用逻辑综合工具进行综合了。 逻辑综合（Logic Synthesis) 逻辑综合这一阶段是利用逻辑综合工具，将RTL方式描述的程序转换成用基本逻辑元件表示的文件（门级网络表）。 由逻辑综合工具产生门级网络表后，在最终完成硬件设计时，还可以有两种选择。第一种是由自动布线程序将网络表转换成相应的ASIC芯片的制造工艺，做出ASIC芯片。第二种是将网络表转换成FPGA（现成可编程门阵列）的编程码点，利用FPGA完成硬件电路设计。 自上至下设计系统硬件的过程 规格设计 行为级描述 行为级仿真 RTL级描述 RTL级仿真 逻辑综合、优化 门级仿真、定时检查 输出门级网表 由设计过程可知，从总体行为设计开始到最终逻辑综合，形成网络表为止，每一步都要进行仿真检查，这样有利于尽早发现系统设计中存在的问题，从而可以大大缩短系统硬件的设计周期。这是用HDL语言设计系统硬件的最突出的优点之一。 Verilog HDL 是在1983年由GDA(Gate Way Design Automation)公司的 Philmoorby首创的，最初只设计了一个仿真与验证工具，之后又陆续开发了相关的故障模拟与时序分析工具。 1986年Moorby 推出了用于快速门级仿真的商用仿真器 Vrtilog XL，促使 Verilog HDL语言得到迅速发展。 1989年 Cadence公司收购了 GDA 公司， Verilog HDL成为 Cadence公司的私有财 产。1990 年 Cadence公 司 公 开 Verilog HDL语 言。 基 于 Verilog HDL优 越 性，IEEE 于1995年制定了 Verilog HDL的IEEE标准，即 Verilog HDL 1364-1995。 1.3 Verilog HDL VHDL语言和 Verilog HDL语言各有所长，市场占有量也相差不多。 Verilog HDL易学易用、语法自由。早期为 ASIC 设计而开发，通常适于寄存器传输级(RTL) 和门电路级的描述，是一种较低级的描述语言。 VHDL语法严谨、层次清晰。通常适于行为（功能）级和寄存器传输级(RTL)的描述，是一种高级描述语言，最适合于描述系统功能。 大多数 EDA软件都支持这两种硬件描述语言。 VHDL和Verilog的比较 名词解释 CPLD ? CPLD：Complex Programmable Logic Device 复杂可编程逻辑器件 FPGA ? FPGA：Field Programmable Gate Array 现场可编程门阵列 扩展 GAL ? PLD ? GAL: Generic Array Logic 通用阵列逻辑 PLD：Programmable Logic Device 可编程逻辑器件 名词解释 AISC ? SOC ? ASIC：专用IC。是指为特定的用户、某种专门或特别的用途而设计的芯片组。 SOC:片上系统。随IC设计与工艺的提高，使原先由许多IC组成的电子系统可集成到一个芯片上，构成SOC。 SOPC ? SOPC:可编程的片上系统。是Altera公司提出来的一种灵活、高效的SOC解决方案。也可认为是基于FPGA解决方案的SOC。 扩展 EDA ? EDA： 电子设计自动化 。就是以计算机为工具，设计者在EDA软件平台上，用硬件描述语言HDL完成设计文件，然后由计算机自动地完成逻辑编译、化简、分割、综合、优化、布局、布线和仿真，直至对于特定目标芯片的适配编译、逻辑映射和编程下载等工作。 扩展 三、EDA技术的应用 ASIC设计 ASIC（Application Specific Intergrated Circuits）专用集成电路是EDA技术应用在电子系统设计的高端产物。这种芯片的集成度极高，有全定制和半定制两种。 四、EDA工程的设计流程 1、设计输入(图形、文本、波形等形式) 2、逻辑综合和优化 3、布局布线和适配 4、仿真 5、目标器件的编程和下载 6、硬件电路的后仿真验证和测 试 EDA技术开发FPGA/CPLD